18 bit 20 MS/s流水線ADC架構(gòu)及行為級(jí)模型設(shè)計(jì)*

楊 迎，黎 飛，劉穎異，唐旭升，苗 澎

（東南大學(xué)微電子學(xué)院，南京 211100）

1 引言

模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）是現(xiàn)代通信系統(tǒng)中的關(guān)鍵模塊，隨著通信技術(shù)的快速發(fā)展，對模數(shù)轉(zhuǎn)換器的速度、精度均提出了較高的要求。Sigma-Delta結(jié)構(gòu)或逐次逼近結(jié)構(gòu)的ADC能實(shí)現(xiàn)高精度要求，卻難以滿足高采樣率要求，而流水線ADC能同時(shí)滿足高速高精度的要求。流水線ADC將模擬輸入信號(hào)的轉(zhuǎn)換過程分成多級(jí)并行完成，理論上只要增加級(jí)數(shù)，就可以增加ADC的精度。流水線ADC具有分辨率高、轉(zhuǎn)換速度快、可用數(shù)字校正電路對系統(tǒng)進(jìn)行校正等優(yōu)點(diǎn)。

隨著模數(shù)混合集成電路規(guī)模不斷擴(kuò)大，使用行為級(jí)模型可在實(shí)際電路設(shè)計(jì)前快速有效地對架構(gòu)進(jìn)行驗(yàn)證，在多種方案中進(jìn)行比較及優(yōu)選。ADC行為級(jí)建模有多種方法，廣泛使用的方法主要基于Matlab/Simulink[1-2]軟件和Verilog-A[3-4]語言?；贛atlab/Simulink建模的仿真系統(tǒng)具有圖形化的交互特征，參數(shù)修改較為容易，但是可移植性差，與Cadence的Spectre仿真平臺(tái)交互性差。而Verilog-A語言與Cadence的Spectre仿真平臺(tái)交互性良好，可以利用該平臺(tái)對所設(shè)計(jì)的行為級(jí)模型進(jìn)行仿真、測試。在整體電路的設(shè)計(jì)中，使用Verilog-A語言設(shè)計(jì)的行為級(jí)模型可以替換相同功能的實(shí)際電路，從而驗(yàn)證所設(shè)計(jì)的實(shí)際電路是否正確，該優(yōu)勢是其他行為級(jí)建模方法無法比擬的。并且Verilog-A行為級(jí)模型可以模擬實(shí)際電路中的非理想因素，對實(shí)際電路設(shè)計(jì)中性能的優(yōu)化具有指導(dǎo)意義。

鑒于實(shí)際電路設(shè)計(jì)前和設(shè)計(jì)中Verilog-A語言在行為級(jí)建模方面的優(yōu)勢，本文通過使用Verilog-A語言對高速高精度流水線ADC進(jìn)行行為級(jí)建模，并基于Cadence的Spectre平臺(tái)仿真驗(yàn)證所設(shè)計(jì)架構(gòu)的正確性和合理性。

2 流水線ADC架構(gòu)設(shè)計(jì)

流水線ADC一般主要由子模數(shù)轉(zhuǎn)換電路（Sub-Analog-to-Digital Converter，Sub-ADC）、乘法數(shù)模轉(zhuǎn)換電路（Multiplying Digital-to-Analog Converter，MDAC）、時(shí)鐘電路、基準(zhǔn)電路、校準(zhǔn)電路和數(shù)字編碼電路構(gòu)成，而Sub-ADC和MDAC是ADC的關(guān)鍵電路。

Sub-ADC基本組成模塊為比較器，而比較器在電路實(shí)現(xiàn)時(shí)存在一定的失調(diào)，會(huì)使得余差傳輸曲線的閾值電壓偏移，導(dǎo)致閾值電壓附近產(chǎn)生錯(cuò)誤的數(shù)字輸出，造成ADC輸出的失碼現(xiàn)象，影響整個(gè)系統(tǒng)的線性度，為了降低比較器失調(diào)對ADC性能的影響，本文在頂層設(shè)計(jì)中采用冗余校準(zhǔn)算法。傳統(tǒng)帶有0.5 bit冗余的傳輸曲線如圖1（a）所示，但是傳統(tǒng)帶有0.5 bit冗余的傳輸曲線有一定的弊端，當(dāng)輸入值在-VREF～-1/2VREF、1/2VREF～VREF（VREF為ADC參考電壓）范圍內(nèi)時(shí)，輸出的余差值是其他范圍的2倍，這樣會(huì)惡化MDAC的運(yùn)放線性度。本文所設(shè)計(jì)的余差傳輸曲線如圖1（b）所示，通過增加2個(gè)比較器，使得在整個(gè)輸入量程范圍內(nèi)輸出結(jié)果都在[-1/2VREF，1/2VREF]內(nèi)，此時(shí)相當(dāng)于冗余1 bit，表現(xiàn)為兩級(jí)之間錯(cuò)2 bit相加，增加了整個(gè)系統(tǒng)的線性度。

圖1 兩種不同冗余位的余差傳輸曲線

MDAC電路是用于采樣保持輸入信號(hào)，并對信號(hào)和參考電壓進(jìn)行求差和余量放大的模塊，它包括采樣保持電路、子DAC、減法器和放大器。本文采用的MDAC電路如圖2所示，為改進(jìn)的電荷重分配式開關(guān)電容MDAC電路，相比于傳統(tǒng)的電荷重分配式MDAC電路，本文中MDAC的Cf在采樣階段是采樣電容，在放大階段是反饋電容，從而減少了電路中電容的個(gè)數(shù)；相比于電容翻轉(zhuǎn)式MDAC電路，本文中MDAC的放大倍數(shù)可以根據(jù)電路要求進(jìn)行設(shè)計(jì)。

圖2 改進(jìn)的電荷重分配式開關(guān)電容MDAC電路

MDAC模塊的性能對流水線ADC的性能有關(guān)鍵性的作用。MDAC模塊的非理想因素包括開關(guān)的溝道電荷注入[5]、電容失配、運(yùn)放的有限增益等。抑制開關(guān)電荷注入效應(yīng)帶來的影響主要方法為底極板采樣技術(shù)、CMOS互補(bǔ)開關(guān)技術(shù)、虛擬開關(guān)技術(shù)等。本文中底極板采樣技術(shù)原理為：在采樣階段φ1和φ2同時(shí)打開；在關(guān)斷時(shí)，φ1先于φ2關(guān)斷。在φ1關(guān)斷后，采樣電容和地電位之間不再具有直流通路，在φ2關(guān)斷時(shí)，φ2溝道電荷不會(huì)被采樣電容吸收，從而不會(huì)對采樣信號(hào)造成誤差。通過電容失配校準(zhǔn)算法[6-7]和運(yùn)放增益校準(zhǔn)算法[8]來降低電容失配和運(yùn)放有限增益對流水線ADC性能的影響。

流水線ADC的每一級(jí)流水級(jí)量化精度不僅制約ADC的信噪比和轉(zhuǎn)換速度，還影響ADC的功耗和芯片面積，因此合理選取每一級(jí)流水級(jí)的量化精度對高性能流水線ADC的設(shè)計(jì)十分重要。

本文提出的精度為18 bit、采樣率為20 MS/s的流水線ADC架構(gòu)如圖3所示，第一級(jí)（Stage1，STG1）為6 bit結(jié)構(gòu)，STG1和第二級(jí)（Stage2，STG2）之間錯(cuò)2 bit相加，為上文介紹的冗余1 bit的算法。在輸入電壓范圍為-4～4 V時(shí)，STG1允許的比較器失調(diào)范圍為—125～125 mV，運(yùn)放輸出擺幅為-2～2 V。STG2為6 bit結(jié)構(gòu)，STG2和STG3之間同樣冗余1 bit，STG2的輸入范圍為STG1運(yùn)放的輸出擺幅，允許的比較器失調(diào)范圍為-62.5～62.5 mV，運(yùn)放輸出擺幅為-2～2 V。第三級(jí)（Stage3，STG3）的位數(shù)、比較器失調(diào)范圍以及運(yùn)放輸出擺幅均與STG2相同。最后一級(jí)全并行（Flash）ADC為7 bit結(jié)構(gòu)。

圖3 本文提出的流水線ADC系統(tǒng)架構(gòu)

本文將以STG1和STG2之間精度的選取以及冗余的位數(shù)來闡述精度為18 bit、采樣率為20 MS/s的流水線ADC每一級(jí)位數(shù)的選取。

實(shí)際電路設(shè)計(jì)擬采用0.18μm CMOS工藝，電源電壓為5 V。若提高STG1模塊的有效精度，將比較器數(shù)量增加，MDAC的余差放大倍數(shù)增大，STG2有效精度相應(yīng)減小，可降低STG1運(yùn)放輸出的精度，增大STG2所允許的比較器失調(diào)范圍，但是將會(huì)縮減STG1比較器所允許的失調(diào)范圍。在架構(gòu)設(shè)計(jì)中STG1允許的比較器失調(diào)范圍是STG2、STG3的2倍，主要原因是STG1相比STG2、STG3是高位，若STG1的比較器失調(diào)超過冗余范圍，會(huì)導(dǎo)致整體電路精度大幅下降。由于電源電壓是5 V，運(yùn)放的輸出共模點(diǎn)是2.5 V，若保持STG1的有效精度不變，MDAC的余差放大倍數(shù)增大為原來的16倍，可增大STG2的比較器失調(diào)范圍，此時(shí)運(yùn)放的輸出擺幅范圍為-4～4 V，對于5 V的電源電壓，不符合實(shí)際電路設(shè)計(jì)的可行性。若減小STG1模塊的有效精度，將比較器數(shù)量減少，MDAC的余差放大倍數(shù)降低，STG2有效精度相應(yīng)增加，則STG1中比較器所允許的失調(diào)范圍將增大，但是STG1運(yùn)放輸出的精度將增大，STG2所允許的比較器失調(diào)范圍將減小。由于STG2所允許的比較器失調(diào)范圍本身較小，若再減小至原來的1/2，會(huì)導(dǎo)致比較器失調(diào)超過冗余校準(zhǔn)范圍，導(dǎo)致失碼，影響整體ADC輸出精度。在比較器所允許的失調(diào)電壓、運(yùn)放輸出擺幅、運(yùn)放輸出精度等因素中折中考慮，本文提出了精度為18 bit、采樣率為20 MS/s的流水線ADC架構(gòu)。

運(yùn)放作為MDAC的核心模塊，起到余差放大的作用，其性能對ADC整體精度有著決定性的影響。在該ADC的架構(gòu)設(shè)計(jì)中，只考慮運(yùn)放有限增益給整體電路帶來的誤差，為了給版圖后仿留有裕度，要求有限增益造成的誤差小于后級(jí)流水級(jí)最低有效位（Least Significant Bit，LSB）的1/4，則要求STG1運(yùn)放的增益為

其中A為運(yùn)放有限增益，β為反饋系數(shù)，N為ADC整體精度，M為STG1精度。在本文所設(shè)計(jì)的架構(gòu)中A=114 dB。

只考慮運(yùn)放有限帶寬給整體電路帶來的誤差[9]，為了給版圖后仿留有裕度，要求有限帶寬造成的誤差小于后級(jí)流水級(jí)LSB的1/4，則要求STG1運(yùn)放的帶寬為

其中fu為運(yùn)放單位增益帶寬，fs為采樣率。本文所設(shè)計(jì)的架構(gòu)中fu=591 MHz。

3 流水線ADC行為級(jí)建模及仿真

對所設(shè)計(jì)的流水線ADC（主要包括每一級(jí)流水級(jí)中Sub-ADC、MDAC模塊）進(jìn)行行為級(jí)建模，依據(jù)ADC架構(gòu)搭建出整體流水線ADC行為級(jí)模型，并對其中的非理想因素進(jìn)行仿真研究。以第一級(jí)流水級(jí)為例，介紹設(shè)計(jì)的每一級(jí)流水級(jí)模塊的行為級(jí)模型。

Sub-ADC模塊主要由電阻串、比較器以及數(shù)字編碼器構(gòu)成。通過電阻串分壓產(chǎn)生不同的參考電壓，比較器比較輸入信號(hào)電壓和參考電壓大小，輸出信號(hào)控制MDAC。數(shù)字編碼器將比較器輸出的溫度計(jì)碼轉(zhuǎn)換成二進(jìn)制碼，并將二進(jìn)制碼輸入到錯(cuò)位相加模塊。第一級(jí)流水級(jí)Sub-ADC模塊中的比較器采用差分結(jié)構(gòu)，根據(jù)比較器的功能及時(shí)序，使用Verilog-A語言編寫，電阻串通過調(diào)用Cadence軟件中的電阻模型，編碼器使用Verilog-A語言編寫。根據(jù)所設(shè)計(jì)的架構(gòu)搭建第一級(jí)流水級(jí)中Sub-ADC模塊的行為級(jí)模型。

MDAC模塊采用改進(jìn)的電荷重分配式開關(guān)電容MDAC電路（見圖2），主要由開關(guān)、電容以及運(yùn)放組成。開關(guān)電容陣列主要作用是將輸入信號(hào)和Sub-ADC已量化的值作差，并通過運(yùn)放將差值放大輸入到下一級(jí)流水級(jí)。運(yùn)放為差分的壓控電壓源，根據(jù)運(yùn)放功能使用Verilog-A語言編寫，開關(guān)和電容分別調(diào)用Cadence軟件中的開關(guān)、電容模型。根據(jù)所設(shè)計(jì)的架構(gòu)搭建MDAC行為級(jí)模型。

將Sub-ADC和MDAC的行為級(jí)模型進(jìn)行連接，搭建第一級(jí)流水級(jí)的行為級(jí)模型。參考第一級(jí)流水級(jí)的行為級(jí)模型搭建第二級(jí)流水級(jí)、第三級(jí)流水級(jí)、全并行ADC模塊的行為級(jí)模型，最終建立的流水線ADC行為級(jí)模型電路如圖4所示。

圖4 流水線ADC行為級(jí)模型電路

為了驗(yàn)證該ADC架構(gòu)和行為級(jí)模型的正確性，通過理想DAC將18 bit輸出轉(zhuǎn)換為模擬信號(hào)，并對該信號(hào)做快速傅里葉變換（Fast Fourier Transform，F(xiàn)FT）頻譜分析，結(jié)果如圖5所示，有效位數(shù)（Effective Number of Bits，ENOB）為18.01 bit，信噪失真比（Signal to Noise and Distortion Ratio，SNDR）為110.44 dB，無雜散動(dòng)態(tài)范圍（Spurious Free Dynamic Range，SFDR）為122.41 dB，均滿足設(shè)計(jì)要求，以此驗(yàn)證了本文所設(shè)計(jì)的精度為18 bit、采樣率為20 MS/s的流水線ADC架構(gòu)的可行性和行為級(jí)模型的正確性。

圖5 流水線ADC行為級(jí)模型的輸出信號(hào)FFT頻譜

通過減小第一級(jí)流水級(jí)中運(yùn)放的增益、隨機(jī)設(shè)置采樣電容的失配來分別模擬實(shí)際電路設(shè)計(jì)中運(yùn)放有限增益、電容失配等非理想因素給整體電路性能帶來的影響，整體電路的輸出信號(hào)FFT頻譜如圖6（a）所示，由于運(yùn)放增益有限、電容失配導(dǎo)致諧波較高，此時(shí)ENOB為13.13 bit，SFDR為85.07 dB。驗(yàn)證了該行為級(jí)模型能有效反映出非理想因素對實(shí)際電路性能的影響，對實(shí)際電路設(shè)計(jì)具有指導(dǎo)意義。

圖6 行為級(jí)模型輸出信號(hào)FFT頻譜

在實(shí)際電路設(shè)計(jì)中，Verilog-A行為級(jí)模型可以替換相同功能的實(shí)際電路，驗(yàn)證所設(shè)計(jì)的實(shí)際電路是否正確。為了驗(yàn)證數(shù)字校準(zhǔn)算法的功能是否正確以及性能是否達(dá)到設(shè)計(jì)指標(biāo)，將該行為級(jí)模型和運(yùn)放有增益校準(zhǔn)算法、電容失配校準(zhǔn)算法進(jìn)行聯(lián)合仿真，整體電路的FFT頻譜如圖6（b）所示，相比沒加入算法的輸出信號(hào)FFT頻譜圖，加入算法后整體電路的輸出信號(hào)FFT頻譜圖的諧波降低，ENOB和SFDR均有較大提高，驗(yàn)證了運(yùn)放有增益校準(zhǔn)算法、電容失配校準(zhǔn)算法功能的正確性，性能符合設(shè)計(jì)指標(biāo)。

本文設(shè)計(jì)的流水線ADC主要滿足高端儀器儀表的應(yīng)用需求。本文與其他文獻(xiàn)中流水線ADC行為級(jí)模型的精度和采樣率比較如表1所示，可以看出本文的流水線ADC行為級(jí)模型精度比文獻(xiàn)[3，10]高，可以使儀器儀表在檢測中達(dá)到更高的精度。雖然采樣率相比于文獻(xiàn)[3，10]偏低，但是滿足了儀器儀表應(yīng)用需求。

表1 本文與其他文獻(xiàn)中流水線ADC行為級(jí)模型的精度和采樣率對比

4 結(jié)論

本文設(shè)計(jì)了一種高速高精度的流水線ADC架構(gòu)，并使用Verilog-A語言建模，得到精度為18 bit、采樣率為20 MS/s的流水線ADC行為級(jí)模型。通過Cadence的Spectre軟件進(jìn)行仿真驗(yàn)證，在理想情況下，F(xiàn)FT頻譜圖表明了所設(shè)計(jì)的流水線ADC的架構(gòu)和行為級(jí)模型的正確性。在加入非理想因素后，與數(shù)字校準(zhǔn)算法聯(lián)合仿真，F(xiàn)FT頻譜圖驗(yàn)證了該行為級(jí)模型能有效反映出非理想因素對電路性能的影響，也證明了所設(shè)計(jì)的數(shù)字算法能夠有效降低非理想因素對電路性能產(chǎn)生的影響。