基于SiP 技術(shù)的多片DDR3 高速動(dòng)態(tài)存儲(chǔ)器設(shè)計(jì)

張小蝶，邱穎霞,2，許 聰,2，邢正偉

（1.安徽芯紀(jì)元科技有限公司，合肥 230000；2.中國(guó)電子科技集團(tuán)公司第三十八研究所，合肥 230088）

1 引言

系統(tǒng)級(jí)封裝（System in Package，SiP）以其小型化、更輕薄、多功能的優(yōu)勢(shì)，在通用或?qū)Ｓ玫母咚匐娐芳跋到y(tǒng)高度集成的硬件電路設(shè)計(jì)中占據(jù)著重要位置[1]。為順應(yīng)需求的日益擴(kuò)大，電子設(shè)備在功能日益復(fù)雜強(qiáng)大的同時(shí)需要其內(nèi)存充足且運(yùn)行足夠可靠穩(wěn)定。以往可以利用PCB 板載實(shí)現(xiàn)大內(nèi)存容量的主控制器和內(nèi)存芯片間頻繁讀寫功能，然而板載設(shè)計(jì)無法滿足小型化、輕量化需求。另外，從系統(tǒng)的角度考慮，主控芯片與內(nèi)存芯片之間的讀寫性能極大地影響著系統(tǒng)運(yùn)行的速度和穩(wěn)定性[2]，信號(hào)完整性問題面臨更大的挑戰(zhàn)，同時(shí)內(nèi)存容量的擴(kuò)大對(duì)系統(tǒng)集成度和封裝可靠性的要求更加嚴(yán)苛。

DDR3 是目前系統(tǒng)級(jí)計(jì)算設(shè)備的主流存儲(chǔ)器，采用的8 位預(yù)取技術(shù)提高了存儲(chǔ)帶寬，運(yùn)用的源同步時(shí)序可支持800 Mbps/1066 Mbps/1333 Mbps 的數(shù)據(jù)讀寫速率，各組信號(hào)遵循STLL15 電平規(guī)范，同時(shí)在DDR3內(nèi)存設(shè)計(jì)標(biāo)準(zhǔn)中引入的寫平衡（Write Leveling）機(jī)制可以通過DDR 控制器動(dòng)態(tài)調(diào)節(jié)每組位線時(shí)序補(bǔ)償延時(shí)，從而達(dá)到同步[3]。其接口電壓降低為1.5 V，這在一定程度上降低了器件功耗，但同時(shí)也使得主控芯片和內(nèi)存芯片之間信號(hào)的噪聲容限減小，由此帶來的信號(hào)完整性問題更加突出。目前已有規(guī)范指出Fly-By 拓?fù)鋵?duì)于控制偏移時(shí)序有一定效果[4]，但還不能確保高頻率高帶寬的存儲(chǔ)系統(tǒng)能夠?qū)崿F(xiàn)預(yù)期的信號(hào)完整性，因此還需借助進(jìn)一步的仿真驗(yàn)證。

相比低速電路，信號(hào)完整性問題在高速電路中尤為凸顯，因此低速電路設(shè)計(jì)流程、開發(fā)方式等已然不適用于高速電路。高速信號(hào)完整性仿真軟件應(yīng)運(yùn)而生，在提高設(shè)計(jì)質(zhì)量的同時(shí)也極大地提高了設(shè)備開發(fā)效率。目前市面上高速信號(hào)質(zhì)量分析的工具有很多，其中Cadence Sigrity 是常用的DDR 信號(hào)完整性仿真軟件之一。

本文利用SiP 技術(shù)設(shè)計(jì)了一款主控芯片和多片內(nèi)存芯片結(jié)合的一體化高速動(dòng)態(tài)存儲(chǔ)設(shè)備，主要介紹了該設(shè)備的電路拓?fù)湫问胶蚐iP 版圖PCB 設(shè)計(jì)，對(duì)DDR3 關(guān)鍵信號(hào)完整性完成了仿真驗(yàn)證和分析，并對(duì)由分立封裝形式控制器芯片、DDR3 顆粒所構(gòu)成的板級(jí)高速動(dòng)態(tài)存儲(chǔ)系統(tǒng)進(jìn)行仿真分析對(duì)比。結(jié)果表明，相對(duì)于采用分立板載器件設(shè)計(jì)的具有相同功能的板級(jí)存儲(chǔ)設(shè)備，利用SiP 技術(shù)設(shè)計(jì)的多片DDR3 顆粒一體化高速動(dòng)態(tài)存儲(chǔ)器性能更優(yōu)。

2 SiP 電路拓?fù)湓O(shè)計(jì)

拓?fù)湓赣?jì)算機(jī)中各個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)之間的連接形式，如今隨著數(shù)字電路時(shí)鐘頻率的不斷提升，對(duì)于多負(fù)載高速電路而言，拓?fù)涫侵鸽娐钒逯懈餍酒g的布線順序和布線結(jié)構(gòu)。DDR 有眾多信號(hào)線，不同功能的信號(hào)線可驅(qū)動(dòng)負(fù)載的數(shù)量也不等[5]，例如數(shù)據(jù)線一般只接一個(gè)負(fù)載芯片，而地址線和時(shí)鐘線可以連接多個(gè)負(fù)載芯片。通常多負(fù)載電路采用的布線方式有星型拓?fù)浣Y(jié)構(gòu)、菊花鏈拓?fù)浣Y(jié)構(gòu)、Fly-By 拓?fù)浣Y(jié)構(gòu)，其中Fly-By 拓?fù)浣Y(jié)構(gòu)是DDR3 規(guī)范中推薦使用的一種形式，它是一種特殊的菊花鏈拓?fù)浣Y(jié)構(gòu)，特點(diǎn)在于每一個(gè)分支走線較短，圖1 給出了一種采用Fly-By 拓?fù)湫问降? 片負(fù)載芯片與CPU 布線結(jié)構(gòu)示意圖。

圖1 Fly-By 拓?fù)洳季€示意圖

2.1 CPU 與DDR3 電路原理設(shè)計(jì)

由上文可知，對(duì)于DDR3 顆粒而言，其數(shù)據(jù)線是采用點(diǎn)對(duì)點(diǎn)的連接方式，而地址、命令、控制、時(shí)鐘等信號(hào)線采用的是多點(diǎn)互聯(lián)的形式[6]?；谝陨戏治?，對(duì)于一拖多DDR3 顆粒的高速電路可以采用Fly-By 拓?fù)溥M(jìn)行地址線、控制線、時(shí)鐘線布線。由于本文所使用的“魂芯”系列DSP 處理器內(nèi)部含有2 個(gè)64 bit 的DDR 控制器通道，在設(shè)計(jì)時(shí)要考慮雙通道連接形式，為了達(dá)到存儲(chǔ)設(shè)備容量需求，SiP 設(shè)備選擇的是4 Gb 16 bit DDR3 裸芯，每個(gè)通道的DDR 控制器需要掛接4 顆DDR3 裸芯，2 個(gè)通道共需要8 顆DDR3 裸芯。

考慮到DSP 處理器、DDR3 顆粒一體化SiP 電路所需芯片數(shù)目較多、布線復(fù)雜，原理圖設(shè)計(jì)結(jié)合拓?fù)浣Y(jié)構(gòu)，圖2 給出了8 片負(fù)載DDR3 芯片與CPU 的原理示意框圖，其中DDR(1～4)地址線、控制線、時(shí)鐘線采用Fly-By 拓?fù)渥呔€形式連接到DDR Controller 0 片選，數(shù)據(jù)線點(diǎn)對(duì)點(diǎn)連接到對(duì)應(yīng)的DDR Controller 0，DDR(5～8)地址線、控制線、時(shí)鐘線采用Fly-By 拓?fù)渥呔€形式連接到DDR Controller 1 片選，數(shù)據(jù)線點(diǎn)對(duì)點(diǎn)連接到對(duì)應(yīng)的DDR Controller 1。

圖2 SiP 原理框圖

2.2 CPU 與DDR3 電源設(shè)計(jì)

根據(jù)圖2 所示的SiP 原理框圖可知，在此一體化SiP 電路中，DDR3 顆粒有眾多的電源引腳，且負(fù)載動(dòng)態(tài)響應(yīng)較高，因此在進(jìn)行電源設(shè)計(jì)時(shí)首先需要考慮直流供電的帶負(fù)載能力，其次要考慮直流供電的穩(wěn)定性能否滿足8 片DDR3 負(fù)載芯片的供電要求，而從電源完整性角度考慮，所設(shè)計(jì)電路需滿足阻抗連續(xù)性要求，確保信號(hào)具有盡可能短的返回路徑，從而在降低電磁輻射的同時(shí)減少對(duì)其他信號(hào)的干擾。

考慮到本文采用的設(shè)計(jì)方法是SiP 形式，其由外部直流穩(wěn)壓電源供電，因此直流電源帶負(fù)載能力在本文不做詳述。而為了提高電源完整性，除了外部供電電源需要穩(wěn)定外，還需要在整個(gè)SiP 內(nèi)部電源系統(tǒng)上并聯(lián)一定數(shù)量的去耦電容，使電源回路阻抗盡可能最小。

圖3 為本文所設(shè)計(jì)的SiP 電路原理示意圖，其中圖3(a)為CPU 電源上的去耦電容，圖3(b)為DDR3 電源上的去耦電容。

圖3 CPU 與DDR3 供電電路原理圖

3 SiP 版圖設(shè)計(jì)

3.1 板層設(shè)計(jì)

SiP 原理設(shè)計(jì)完成后，版圖設(shè)計(jì)是尤為重要的一環(huán)，關(guān)系著功能實(shí)現(xiàn)以及性能滿足。圖4 為此款SiP 的層疊結(jié)構(gòu)示意圖，采用的是10 層ABF 材料基板，L1、L10 為器件布局層，L3、L5、L8 敷設(shè)完整的地層，為相鄰布線層L2、L4、L7 的高速信號(hào)走線提供電流返回路徑，從而減少高速信號(hào)的反射和輻射。L6、L9 是電源層，由于SiP 電源種類較多，考慮到在負(fù)載電流較大、負(fù)載動(dòng)態(tài)響應(yīng)較高時(shí)的電源完整性問題突出，分別利用相鄰的L5、L8 地層做電源回流路徑，這樣既能增加電源穩(wěn)定性，又能提高封裝基板的散熱能力。

圖4 SiP 層疊結(jié)構(gòu)

3.2 器件布局和布線設(shè)計(jì)

此款SiP 所用到的器件主要有1 顆主控芯片和8顆DDR3 內(nèi)存芯片，器件布局主要考慮的是在滿足SiP 封裝尺寸要求下主控芯片、DDR 顆粒、去耦電容和終端匹配電阻的布局。根據(jù)第2 節(jié)所述內(nèi)容，考慮到主控芯片掛接多片DDR3 負(fù)載芯片的拓?fù)湫问綖镕ly-By，而DSP 處理器擁有雙通道的DDR 控制器，故對(duì)8 顆DDR3 顆粒和CPU 采用以主控芯片為中心的對(duì)稱布局布線，如圖5、6 所示。

圖5 SiP 器件布局

圖6 SiP 所有信號(hào)層布線設(shè)計(jì)

4 PCB 后仿驗(yàn)證

將布線后的PCB 文件導(dǎo)入Cadence Sigrity 相關(guān)軟件，利用powerSI 提取網(wǎng)絡(luò)與信號(hào)的阻抗參數(shù)（Z）和散射參數(shù)（S），為后續(xù)利用systemSI 做時(shí)域分析提供基礎(chǔ)。本文主要從拓?fù)浣Y(jié)構(gòu)驗(yàn)證、DDR3 時(shí)序及眼圖測(cè)量、SiP 與板級(jí)設(shè)計(jì)方案對(duì)比三方面做一體化高速動(dòng)態(tài)存儲(chǔ)SiP 的PCB 板后驗(yàn)證分析。

4.1 拓?fù)浣Y(jié)構(gòu)仿真驗(yàn)證

根據(jù)前文所述，DDR3 數(shù)據(jù)信號(hào)包括DQ、DQS、DM 等，將數(shù)據(jù)總線全部抽取仿真其波形所形成眼圖如圖7 所示。由圖7 可知，DDR3 數(shù)據(jù)線、地址線信號(hào)清晰，眼圖開合規(guī)整，差分時(shí)鐘線信號(hào)上升沿、下降沿以及過沖均滿足要求。

圖7 SiP DDR3 典型信號(hào)走線波形

4.2 DDR3 時(shí)序驗(yàn)證

時(shí)序裕量是否滿足規(guī)范要求是DDR3 總線設(shè)計(jì)是否成功的重要衡量指標(biāo)，DDR3 采用的是源同步時(shí)序，在進(jìn)行時(shí)序驗(yàn)證時(shí)主要考慮的是時(shí)鐘和數(shù)據(jù)信號(hào)經(jīng)過完整路徑后的延時(shí)、器件內(nèi)部延時(shí)、器件建立保持時(shí)間以及信號(hào)的過沖等。源同步時(shí)序驗(yàn)證的方法主要有公式法和眼圖分析法[7]，二者的時(shí)序計(jì)算原理是一樣的。如式(1)、(2)所示，式中tVA為驅(qū)動(dòng)端數(shù)據(jù)在驅(qū)動(dòng)端時(shí)鐘發(fā)出前有效的時(shí)間，tVB為驅(qū)動(dòng)端數(shù)據(jù)在驅(qū)動(dòng)端時(shí)鐘發(fā)生后有效時(shí)鐘，圖8 給出了DDR3 引入寫平衡機(jī)制后的輸出時(shí)鐘與輸出數(shù)據(jù)的關(guān)系圖。圖9 為源同步時(shí)序眼圖分析原理圖。

圖8 時(shí)鐘與數(shù)據(jù)的關(guān)系

圖9 源同步時(shí)序眼圖分析原理

在DDR3 高速動(dòng)態(tài)存儲(chǔ)電路中，數(shù)據(jù)信號(hào)在進(jìn)行數(shù)據(jù)讀取時(shí)采用的是雙邊沿采樣，因此數(shù)據(jù)線的數(shù)據(jù)傳輸速率是時(shí)鐘線的2 倍。本文所使用的“魂芯”II-A型DSP 最大總帶寬為128 Gbps。根據(jù)DDR3 規(guī)范，數(shù)據(jù)速率為1066 MHz 的條件下，數(shù)據(jù)的建立時(shí)間和保持時(shí)間之和不能小于175 ps，數(shù)據(jù)信號(hào)的過沖峰值不能超過0.4 V。

為了驗(yàn)證DDR3 的時(shí)序是否滿足規(guī)范，本文采用Cadence Sigrity 軟件進(jìn)行信號(hào)仿真[8-9]，并對(duì)仿真及其結(jié)果進(jìn)行分析。圖10、11 分別給出了數(shù)據(jù)總線寫時(shí)序眼圖和時(shí)鐘建立和保持時(shí)序測(cè)量圖。由仿真結(jié)果可知，數(shù)據(jù)線的建立為312.776 ps，保持時(shí)間為313.882 ps，建立時(shí)間和保持時(shí)間之和為626.658 ps，遠(yuǎn)大于規(guī)范所要求的175 ps，故建立和保持時(shí)間滿足要求；地址線的建立時(shí)間約292.553 ps，保持時(shí)間約286.594 ps，建立、保持時(shí)間之和為579.147 ps，遠(yuǎn)大于規(guī)范所要求的175 ps，故建立和保持時(shí)間滿足要求。最大過沖值約為0.38 V，小于規(guī)范所要求的0.4 V，綜合以上分析，DDR3 時(shí)序驗(yàn)證滿足要求。

圖10 時(shí)鐘寫數(shù)據(jù)眼圖時(shí)序測(cè)量波形

圖11 時(shí)鐘建立和保持時(shí)間測(cè)量波形

4.3 與板級(jí)設(shè)計(jì)方案對(duì)比

針對(duì)本文所設(shè)計(jì)的多片DDR 顆粒高速動(dòng)態(tài)存儲(chǔ)器SiP，為考量其性能優(yōu)劣，對(duì)具有同樣功能的板級(jí)多片DDR 顆粒動(dòng)態(tài)存儲(chǔ)控制板進(jìn)行了設(shè)計(jì)和驗(yàn)證。該存儲(chǔ)控制板原理框圖與SiP 一致，且主控制器與DDR顆粒之間同樣采用Fly-By 拓?fù)溥M(jìn)行連接，如圖1、2 所示。該控制板采用的主控制器和DDR3 顆粒均為SiP所用的“魂芯”II-A 型DSP 裸片、DDR3 顆粒裸片的封裝形式。存儲(chǔ)控制板波形仿真結(jié)果如下，其中圖12 為PCB 板DDR3 地址總線眼圖波形，對(duì)比圖7(c)可知，SiP 的地址線信號(hào)眼圖更加清晰。圖13 為SiP 和板級(jí)數(shù)據(jù)線眼圖眼寬測(cè)量圖，由此可知，SiP 眼寬為569.552 ps，板級(jí)眼寬為467.361 ps，相較于板級(jí)仿真結(jié)果，SiP 眼圖更加規(guī)整。圖14 為SiP 和板級(jí)DDR3 數(shù)據(jù)信號(hào)線電平仿真波形和測(cè)量結(jié)果，由圖可知，SiP 電壓過沖約為0.37 V，滿足標(biāo)準(zhǔn)，而板級(jí)電壓過沖值約為0.454 V，超過了標(biāo)準(zhǔn)規(guī)定的0.4 V，故SiP 電平閾值符合規(guī)范要求。

圖12 PCB 板地址線眼圖

圖13 SiP 和板級(jí)數(shù)據(jù)線眼圖眼寬測(cè)量結(jié)果

圖14 DDR3 電平及過沖測(cè)量結(jié)果

針對(duì)以上仿真試驗(yàn)，同時(shí)結(jié)合JEDEC 各項(xiàng)標(biāo)準(zhǔn)將仿真結(jié)果總結(jié)到表1，可以看出，本文所采用的SiP 方案設(shè)計(jì)多片內(nèi)存負(fù)載的高速動(dòng)態(tài)存儲(chǔ)設(shè)備滿足JEDEC 標(biāo)準(zhǔn)，且DDR3 時(shí)序及電平性能優(yōu)于PCB 板級(jí)設(shè)計(jì)方案。

表1 高速動(dòng)態(tài)存儲(chǔ)控制SiP 與板級(jí)設(shè)計(jì)仿真對(duì)比

5 結(jié)論

本文以自研“魂芯”II-A 型DSP 處理器為核心搭載多片DDR3 內(nèi)存負(fù)載，利用SiP 技術(shù)，設(shè)計(jì)了一款多片DDR3 高速動(dòng)態(tài)存儲(chǔ)SiP 設(shè)備，分別從電路拓?fù)湓O(shè)計(jì)、版圖設(shè)計(jì)詳細(xì)介紹了該SiP 的設(shè)計(jì)原理及方案實(shí)現(xiàn)，并根據(jù)PCB 后仿驗(yàn)證分析，論述了該SiP 利用Fly-By 拓?fù)湓O(shè)計(jì)的可行性，另外利用Cadence Sigrity仿真驗(yàn)證，分別從DDR3 時(shí)序測(cè)量、電平測(cè)量、眼圖分析三方面驗(yàn)證該存儲(chǔ)設(shè)備的性能均較板級(jí)實(shí)現(xiàn)方案更優(yōu)。由此可知，本文所述方法在一定程度上優(yōu)化了板級(jí)設(shè)備的性能，同時(shí)提高了設(shè)備及片上系統(tǒng)的集成度，能夠滿足市場(chǎng)日益凸顯的設(shè)備小型化、輕量化需求。