隨鉆儀器通訊接口電路設(shè)計與仿真

章春來，趙 毅，劉海波，王海琦

（大慶鉆探工程公司鉆井工程技術(shù)研究院鉆井儀器研究所，黑龍江 大慶 163413）

隨鉆儀器所處的環(huán)境比較復(fù)雜，如地溫隨井深增加而升高、鉆進過程中的強烈震動、隨鉆儀器開關(guān)噪聲、儀器可利用電能有限、可用體積小。隨鉆測量模塊與隨鉆儀器串控制中樞的通訊均采用電力線載波通信方式，主要是考慮到電力線載波通訊線路的穩(wěn)定性、無需進行額外布線的特點，但是電力載波通信還具有時變性、頻率選擇性等固有特點，使其在具體應(yīng)用中還存在很多問題等待解決。

電力載波通信具體實現(xiàn)就是：發(fā)送端將信號加到高頻電流上，再將高頻電流加到低頻（或直流）電源上，接收端將高頻信號取出后進行解調(diào)，得到所需要的通訊信號。通訊部分的可靠性將直接影響到系統(tǒng)測量數(shù)據(jù)傳輸?shù)臏蚀_性，進而對井眼軌跡控制人員的判斷產(chǎn)生直接影響。

本設(shè)計通訊接口板的功能是提供儀器內(nèi)部總線（RS232）與外部儀器串總線（電力線載波通訊線—供電電源線）之間的無延遲接口通訊。

1 通訊接口板硬件電路設(shè)計

通訊接口板是作為模塊內(nèi)部總線與井下儀器串總線的媒介存在的。通訊接口板有兩個功能，一個是將信息通過FPGA 進行數(shù)字調(diào)制，變換成頻移鍵控信號之后再由驅(qū)動器將信號放大，最后耦合到井下儀器的主供電電源線上實現(xiàn)調(diào)制功能；另一個是將主供電電源線上的信號取出，信號調(diào)理后變成頻移鍵控信號輸入到FPGA，由FPGA進行解調(diào)后輸出到內(nèi)部總線上，實現(xiàn)解調(diào)功能。通訊接口板硬件電路框圖如圖1所示。

圖1 通訊接口板硬件電路框圖

由于內(nèi)部總線只有一根線，主供電電源線也只有一根，所以它們都是半雙工通訊。在設(shè)計時，要注意信號方向性問題。在內(nèi)部總線來信號時，F(xiàn)PGA對信號進行調(diào)制，之后將信號驅(qū)動放大并耦合到主供電電源上。在信號耦合到電源線上的同時，F(xiàn)PGA會看到主供電電源上有信號出現(xiàn)。如果FPGA機械地將電源線上的調(diào)制波解調(diào)到內(nèi)部總線上，那么就有兩個信號同時輸出到內(nèi)部總線上，即出現(xiàn)了總線沖突。所以，F(xiàn)PGA的設(shè)計要考慮半雙工通訊問題，即信號在任何時刻都只能向一個方向傳送。數(shù)據(jù)校驗由CPU或MPU進行，F(xiàn)PGA不做判斷。設(shè)計中利用FPGA的功能強、功耗低、信號處理延遲時間極短的特點，采用FPGA實現(xiàn)邏輯電路，外圍采用模擬信號調(diào)理方法實現(xiàn)通訊電路板的設(shè)計。

2 FPGA的邏輯功能設(shè)計

FPGA與外圍硬件電路的連接關(guān)系如圖2所示，其中的所有內(nèi)部邏輯均為高電平有效。

圖2 通訊接口板FPGA與外圍電路的連接

FPGA與外圍硬件的連接信號主要有：

（1）向主供電電源線傳送的調(diào)制信號：從內(nèi)部總線接收到的信號經(jīng)過FPGA 的調(diào)制輸出到驅(qū)動電路（信號驅(qū)動），然后再耦合到電源線上；

（2）從主供電電源線接收到的信號：主供電電源是直流電源，主供電電源線上耦合有上位機的數(shù)據(jù)、地址、控制信號。將該信號提取后還要經(jīng)過信號調(diào)理（電源信號調(diào)理電路完成）才能輸出到FPGA；

（3）內(nèi)部總線信號：內(nèi)部總線是單線半雙工的，接口電路的FPGA 一側(cè)有兩根線，而在另一側(cè)連接在一起接到內(nèi)部總線上。

2.1 總線監(jiān)聽邏輯

總線監(jiān)聽邏輯完成的功能是監(jiān)視內(nèi)部總線和供電電源線上是否有需要傳送的數(shù)據(jù)出現(xiàn)。在兩個總線上出現(xiàn)下降沿時輸出高電平，并保持一個時鐘周期?？偩€監(jiān)聽邏輯的輸出作為調(diào)制和解調(diào)邏輯開始工作的標志。在下降沿檢測邏輯之前加入一級緩沖有時鐘同步和一定的濾波作用，波形輸出的時間由時鐘進行控制，實現(xiàn)同步邏輯時序。

總線監(jiān)聽邏輯輸入的緩沖有一定的濾波作用，這就要求信號輸入前要進行處理，本次設(shè)計使用抗干擾能力強的施密特觸發(fā)器作為信號調(diào)理的一部分，對提取出來的載波信號進行整形，以消除噪聲干擾。

2.2 通訊方向判決邏輯及時序仿真

通訊方向判決邏輯是為了避免總線數(shù)據(jù)沖突而設(shè)計的。該邏輯監(jiān)視總線上的數(shù)據(jù)傳送完成程度，并對雙向數(shù)據(jù)傳送的有效性作判決，還兼有為上電、復(fù)位設(shè)置FPGA初始狀態(tài)的功能。

在內(nèi)部總線有數(shù)據(jù)需要發(fā)送到外部總線上時，需要先判斷外部總線上是否還有數(shù)據(jù)傳送未完成，只有在外部總線空閑時間里才可以取得總線控制權(quán)并開始向外部總線轉(zhuǎn)發(fā)數(shù)據(jù)，如果外部總線忙就忽略這個數(shù)據(jù)，等待下一次數(shù)據(jù)重發(fā)。數(shù)據(jù)從外部總線向內(nèi)部總線傳送的操作與內(nèi)部總線向外部總線傳送數(shù)據(jù)的操作相同。

2.3 信號調(diào)制邏輯及時序仿真

信號調(diào)制邏輯負責把內(nèi)部總線上的數(shù)據(jù)信號調(diào)制成可以耦合到電源上的頻移鍵控信號。調(diào)制是通過對時鐘信號進行分頻實現(xiàn)的，即通過對時鐘信號計數(shù)完成信號的調(diào)制。邏輯1和邏輯0調(diào)制所用的計數(shù)器是同一組計數(shù)器，頻率由RS232信號直接控制，避免了瞬間頻率變化引發(fā)的計數(shù)器狀態(tài)突變，從而降低了噪聲干擾。在信號調(diào)制過程中必然會出現(xiàn)某位數(shù)據(jù)為完成調(diào)制時，下一位數(shù)據(jù)就已到達的情況，這就會使調(diào)制信號出現(xiàn)頻率變大或變小的問題，在設(shè)計解調(diào)邏輯時已充分考慮。

2.4 信號解調(diào)邏輯及時序仿真

信號解調(diào)邏輯是通過對數(shù)字頻率調(diào)制波的周期與時鐘周期的比值來實現(xiàn)解調(diào)。

3 通訊的穩(wěn)定性

在發(fā)送端信號出現(xiàn)跳變時，會出現(xiàn)調(diào)制或解調(diào)的誤判。這是由于調(diào)制、解調(diào)的實現(xiàn)都是通過對外部振蕩器進行計數(shù)來完成的?？偩€支持這些信號的傳送，原因是總線信號的采樣方式是多次采樣，以多數(shù)采樣結(jié)果為準，所以，數(shù)據(jù)轉(zhuǎn)發(fā)全過程在時序方面沒有沖突。在進行邏輯電路設(shè)計時主要采用同步時序設(shè)計，有效地避免了邏輯電路的競爭冒險，大幅提高了邏輯電路的穩(wěn)定性。在設(shè)計過程中考慮到噪聲干擾問題，已使用施密特比較器提高信噪比，在解調(diào)邏輯中加入了信號有效性判斷功能，使邏輯電路能在復(fù)雜環(huán)境下可靠的實現(xiàn)通訊接口功能。通信雙方對每位數(shù)據(jù)均有三次采樣動作，以多數(shù)采樣值結(jié)果作為有效結(jié)果。

由于通訊接口板的功能是實現(xiàn)外部總線（電力線）和內(nèi)部總線之間的無縫連接，所以通訊雙方有一定的校驗措施。

4 結(jié)論

調(diào)制解調(diào)功能、通訊方向判決功能、幀占用總線計時功能等已得到實現(xiàn)，為硬件的測試奠定基礎(chǔ)。

本設(shè)計在硬件實驗中，可以兼容目前鉆井用儀器，從而達到逐步國產(chǎn)化的目的，有利于生產(chǎn)成本的減少和縮短儀器維修周期。