Chiplet封裝結(jié)構(gòu)與通信結(jié)構(gòu)綜述

陳桂林 王觀武 胡 健 王 康 許東忠

1(國防科技大學第六十三研究所 南京 210007)2(戰(zhàn)略支援部隊31121部隊 南京 210042)

在芯片過去幾十年的發(fā)展過程中，研究者傾向于將更多的功能集成到一個芯片上，形成了今天智能手機和服務(wù)器上的片上系統(tǒng)形態(tài)[1]，以手機上的片上系統(tǒng)(system on chip, SoC)為例，它集成了計算核心、圖像處理核心、數(shù)字處理核心、通信模塊、片上存儲等.將多個功能模塊集成降低了芯片的功耗，增加了芯片可靠性，更極大地節(jié)省了主板空間.不過大量的知識產(chǎn)權(quán)(intellectual properties, IP)集成引發(fā)了芯片內(nèi)部的通信問題，此時研究者們引入了一種新的通信范式，即片上網(wǎng)絡(luò)(network on chip, NoC)[2]，用它來代替?zhèn)鹘y(tǒng)的總線結(jié)構(gòu).

近年來，隨著芯片功能的復雜化，為了符合摩爾定律的規(guī)律，SoC芯片的成本正在大幅度提高.首先，在最先進的工藝下完成芯片所有功能單元的設(shè)計極大地增加了設(shè)計成本；其次，更多的功能單元和更大的片上存儲將會導致芯片的面積增加，進而導致芯片良率下降，造成芯片的生產(chǎn)成本提高.針對這些問題，芯片制造商探索了2條解決路徑：1)將面積過大的2DSoC做成單片3D(monolithic 3D, M3D)芯片，技術(shù)上采取外延延伸，在層間電介質(zhì)的頂部沉積1層新鮮的硅，以形成有源器件的新表面；2)將大芯片拆分成單個的小芯片(Chiplet)再封裝起來.但是由于目前的單片3D IC的工藝制造困難，除了閃存以外，M3D并沒有達到堆疊式芯片集成(基于Chiplet集成)所能看到的投資水平.因此隨著硅芯片尺寸達到制造極限[3]，更多的研究機構(gòu)和芯片制造廠商開始尋求使用先進的連接和封裝技術(shù)，將原先的芯片拆成多個體積更小、產(chǎn)量更高且成本更低的Chiplet，再重新組裝起來.這種封裝技術(shù)類似于芯片的系統(tǒng)級封裝(system in package, SiP)[4].SiP不同于SoC和分立器件，它是介于兩者之間的折中方案，三者之間的比較如表1所示：

Table 1 Advantages and Disadvantages of Chiplet Technology, SoC and Discrete Devices

Chiplet方案正在被學術(shù)界[5-8]和廠商[9-20]廣泛研究采用.本文收集整理了Chiplet封裝結(jié)構(gòu)和通信結(jié)構(gòu)的相關(guān)資料，方便讀者對其有一個整體的了解.

1 M3D和Chiplet

1.1 M3D

M3D是一種新興技術(shù)，其集成密度比傳統(tǒng)的基于硅通孔(TSV)的堆疊式3D IC高出幾個數(shù)量級[21].近年來，雖然各大芯片廠商已經(jīng)開始大量生產(chǎn)裸片堆疊結(jié)構(gòu)的3D芯片，但是仍然有產(chǎn)商堅持在研究單體3D芯片，因為隨著技術(shù)的發(fā)展，只要可以克服關(guān)鍵的制造挑戰(zhàn)，M3D芯片可以提供更好的成本和性能折中方案.目前三星和高通仍在繼續(xù)開展研究，并將其看作是SoC摩爾定律縮放的一種延續(xù).

研究表明有2種方法可以實現(xiàn)M3D芯片：一種是外延生長，在層間電介質(zhì)的頂部沉積一層新鮮的硅，以形成有源器件的新表面；另一種是將高質(zhì)量硅層或者完整的器件層從犧牲晶圓轉(zhuǎn)移到主晶圓上.IBM在2002年國際電子設(shè)備會議上就展示了轉(zhuǎn)移完整器件層的可行性[22].另外CEA-Leti和M3D研究所也已經(jīng)開發(fā)出了轉(zhuǎn)移硅層的技術(shù).該技術(shù)是基于意法半導體研究開發(fā)的FD-SOI工藝，其中晶圓鍵合技術(shù)是這種工藝的關(guān)鍵特征.另外這種層轉(zhuǎn)移工藝對準精度的要求要比使用硅通孔(through silicon via, TSV)的芯片堆疊技術(shù)高出近2個數(shù)量級[23]，因為它依賴于光刻設(shè)備的精度，而不是層轉(zhuǎn)移和粘接設(shè)備.

此外，M3D的高密度集成也是由于其設(shè)計制造中使用了單體層間通孔(monolithic inter-tier vias, MIV)技術(shù)，這種技術(shù)類似于金屬對金屬過孔，可以實現(xiàn)非常細粒度的3D分區(qū)，但是MIV對工藝的要求非常高，圖1展示了具有14 nm和28 nm NAND門的邏輯門、M3D采用的MIV和堆疊式芯片采用的TSV外形尺寸比較[24].

Fig. 1 Relative size comparison of 3D vias and NAND gates (14 nm and 28 nm)

因此，在先進的工藝節(jié)點下，雖然M3D可以作為現(xiàn)有工藝節(jié)點的擴展，但是由于其精度的要求高和制造的困難程度大，現(xiàn)有的成熟產(chǎn)品只在存儲領(lǐng)域有應(yīng)用[25]，在制造工藝取得突破以前，堆疊式芯片仍然是各大芯片廠商的首選方案.

1.2 Chiplet

Chiplet的概念最早出現(xiàn)在2014年海思(Hisilicon)與臺積電(Taiwan Semiconductor Manufacturing Company, TSMC)的晶圓級封裝(chip-on-wafer-on-substrate, CoWoS)[9]產(chǎn)品上，不過真正得到推廣是在美國國防部高級研究計劃局(Defense Advanced Research Projects Agency, DARPA)的公共異構(gòu)集成和IP重用戰(zhàn)略(common heterogeneous integration and IP reuse strategies, CHIPS)項目[10].Chiplet是指一種IP核，也指代一種設(shè)計模式，為了將IP核重用而將其芯片化并單獨封裝起來.與傳統(tǒng)的單芯片方案相比，Chiplet的設(shè)計良率更高，成本更小.研究表明當芯片面積小于10 mm2時，單芯片和Chiplet方案的良率差別很小，但是一旦芯片面積超過200 mm2，單芯片方案的良率會比Chiplet方案低20%以上.可以預(yù)期，在700～800 mm2的面積上，單芯片方案的良率可能不超過10%.Chiplet的另一個優(yōu)勢是允許將不同工藝下的芯片封裝連接起來，對于模擬電路工程師來說，為了適應(yīng)摩爾定律的變化，在先進工藝的約束下設(shè)計放大器變得十分困難.如果采用Chiplet方案，可以在適合的工藝節(jié)點設(shè)計模擬電路，使用最先進的工藝設(shè)計計算核心，提高先進工藝的利用效率，同時也降低了成本.例如Intel在其Chiplet方案Foveros中[11]，將計算芯片使用先進工藝實現(xiàn)，將電源管理、模擬電路及各類傳感器使用大節(jié)點工藝實現(xiàn).Chiplet還可以將不同公司的芯片結(jié)合起來，例如最近宣布的采用AMD Radeon Graphics技術(shù)的Intel Core處理器[12].

目前Chiplet的發(fā)展很快，各大芯片廠商已經(jīng)有基于Chiplet設(shè)計的產(chǎn)品，如AMD的第1代EPYC處理器[13]、第2代EPYC處理器[14]和第3代Ryzen處理器，Intel的Stratix 10 FPGA[15]和Lakefield處理器[11]，Nvidia的MCM-GPU[16]，法國CEA的96核處理器[17]，賽靈思(Xilinx)的Vertix-7 FPGA[18-19]，Marvell的MoChi[20]架構(gòu)等.這些芯片都是基于Chiplet設(shè)計的，但是他們的封裝方式和芯片之間的通信方式各不相同.目前主要用于集成電路封裝芯片的3種互連技術(shù)分別是：引線鍵合技術(shù)(wire bond, WB)、倒裝芯片技術(shù)(flip chip, FC)和硅通孔技術(shù).

現(xiàn)有的封裝結(jié)構(gòu)區(qū)分主要通過2個方面：1)多個芯片是堆疊還是大面積拼接;2)芯片的拼接是否通過額外的中介層.基于這2個方面標準封裝結(jié)構(gòu)可以分為2D，2.5D，3D.通信結(jié)構(gòu)主要分為2種：傳統(tǒng)的總線或者NoC結(jié)構(gòu)、其他基于總線或NoC的創(chuàng)新結(jié)構(gòu).采用2D封裝結(jié)構(gòu)的芯片既可以采用基于總線的通信結(jié)構(gòu)，也可以采用基于NoC的通信結(jié)構(gòu).但是采用2.5D和3D封裝結(jié)構(gòu)的芯片大多使用基于NoC的通信結(jié)構(gòu).因為在3D封裝中基于總線的通信結(jié)構(gòu)設(shè)計過于復雜，引線太多，且理想的調(diào)度算法不易實現(xiàn).

2 Chiplet的封裝結(jié)構(gòu)

目前Chiplet主流的封裝方式有通過TSV進行堆疊，使用硅橋完成芯片的大面積拼接或采用中介層來完成芯片的連接.其中中介層可以分為有源中介層和無源中介層.這些封裝方式按照結(jié)構(gòu)又可以分為2D，2.5D，3D.

2.1 2D結(jié)構(gòu)

我們將不通過額外中介層，直接互連芯片的形式稱為2D封裝，也叫多芯片模塊(multi-chip module, MCM)化封裝，其中最具代表性的是AMD采用其稱為無限結(jié)構(gòu)(infinity fabric, IF)的互連方式將多個Chiplet連接在一起，無限結(jié)構(gòu)主要是由可擴展數(shù)據(jù)結(jié)構(gòu)(scalable data fabric, SDF)和可擴展控制結(jié)構(gòu)(scalable control fabric, SCF)組成.SDF中的芯片到芯片通信方法是這種多芯片封裝方法的關(guān)鍵，該方法由SDF的相關(guān)AMD套接字擴展器(coherent AMD socket extender, CASE)組件實現(xiàn).

第1代EPYC芯片[11]結(jié)構(gòu)如圖2(a)，基于14 nm工藝實現(xiàn)，由4個Zeppelin die構(gòu)成的，每個Zeppelin die包含2個CPU核心(CPU complex, CCX)，CCX是AMD Zen架構(gòu)的最基本組成單元，每個CCX整合了4個Zen內(nèi)核，每個核心都有獨立的L1與L2緩存，核心內(nèi)部擁有完整的計算單元，4個核心共享L3緩存.此外，每個Zeppelin die還包括單獨的內(nèi)存，I/O complex和IF的控制與接口，每個Zeppelin die之間通過IF互連.EPYC芯片面積最終為852 mm2(每個Zeppelin的面積為213 mm2)，如果在沒有多芯片支持的情況下創(chuàng)建1個32核的單片芯片，最終芯片的面積為777 mm2[26]，只節(jié)省了10%的面積，但是這種大型模具的制造成本和測試成本比4種小型芯片高出40%.除了成本上的優(yōu)勢外，多芯片設(shè)計還比單芯片版本提高了約20%的產(chǎn)量.

在第2代EPYC[12]，為了突破以前芯片只能通過邊界連接的界限，改變傳統(tǒng)的以計算為核心的芯片設(shè)計思想，計算核心小芯片(core chiplet die, CCD)變成了可配置單元(每個CCD包含2個CCX)，處理器的核心變成了輸入輸出芯片(IOD)，其設(shè)計結(jié)構(gòu)如圖2(b)所示，其中CCD采用7 nm工藝實現(xiàn)，IOD采用14 nm工藝實現(xiàn)，芯片的封裝結(jié)構(gòu)還是2D的.但是采用組合工藝實現(xiàn)的芯片造價比單獨7 nm實現(xiàn)的造價低.

Fig. 2 The structure of EPYC

2.2 2.5D結(jié)構(gòu)

Fig. 3 The architecture of Stratix 10

我們將通過硅中介層來實現(xiàn)芯片連接的封裝方式稱為2.5D封裝[27].具體來說，就是將芯片水平的堆在硅襯底上，硅襯底上帶有TSV垂直互連通孔和高密度金屬布線，這種只帶有TSV和金屬連線的硅襯底平臺被稱為無源中介層(passive interposers)[28-29].2.5D封裝是目前主流的封裝形式，Intel的嵌入式多硅片互連橋(embedded multi-die interconnect bridge, EMIB)技術(shù)[30]、TSMC的CoWoS架構(gòu)[31]、Marvell的MoChi架構(gòu)[20]都是典型的2.5D封裝結(jié)構(gòu)，其中EMIB技術(shù)沒有使用全硅中介層，而是在襯底上安裝了1個很小的嵌入式硅橋，允許主芯片和輔助Chiplet以高帶寬和短距離連接在一起，和大型中介層相比，這種方案實現(xiàn)的花費更小，Stratix 10 FPGA就是使用EMIB實現(xiàn)的.如圖3所示，Stratix 10的中心是Intel的HyperFlex FPGA，周圍是6個Chiplet，其中4個是高速收發(fā)芯片，2個是高帶寬內(nèi)存芯片，物理上連接每個Chiplet到中心FPGA的就是EMIB，它們被封裝在1個芯片內(nèi).采取這種方案，Stratix 10集成了3個廠商的6種技術(shù)，實現(xiàn)了不同廠商之間基于Chiplet的互用性.另外存儲芯片中HBM也是采用2.5D堆疊方式實現(xiàn)的.

對于采用無源中介層的2.5D封裝結(jié)構(gòu)，無源中介層只作為芯片之間的連接，無源中介層中不含有有源器件，僅包含芯片和TSV之間的金屬布線用于信號進入/離開芯片.圖4是1個2.5D封裝結(jié)構(gòu)的實例.2.5D封裝結(jié)構(gòu)通常將芯片面朝下安裝在具有一系列微型凸點(micro-bumps, μbumps)的中介層上.目前的μbumps間距為40～50 μm，正在開發(fā)20 μm和10 μm的間距技術(shù).μbumps提供從上層堆疊的芯片到中介層里金屬布線層的連接.金屬布線層采用與常規(guī)2D獨立芯片上金屬互連相同的后端工藝制造.中介層上還使用了1個超薄芯片，用于TSV將輸入輸出路由到C4凸點.數(shù)據(jù)從芯片出發(fā)，通過1個微凸點，穿過中介層的金屬布線層，在通過另一個C4凸點，最后達到目標芯片的頂層金屬.

Fig. 4 2.5D packaging structure

Fig. 5 3D packaging based on active interposer

2.5D的封裝設(shè)計方式有利于將多個制造商不同工藝的芯片組合起來，無需協(xié)調(diào)組成芯片的設(shè)計方式.但是中介層只有連接芯片的作用，造成了資源上的浪費.因此越來越多的芯片制造商開始在中介層中使用有源邏輯，以進一步優(yōu)化系統(tǒng).

2.3 3D結(jié)構(gòu)

3D封裝是指利用TSV將芯片像積木一樣垂直堆疊起來，其中利用有源中介層(active interposer)的芯片堆疊方式嚴格劃分屬于2.7D.法國CEA提出的96核處理器[17]，就是采用基于有源中介層的封裝方式，Intel提出的Lakefield架構(gòu)[11]，采用Foveros封裝技術(shù)，在2D平面上通過EMIB實現(xiàn)芯片互連，在3D垂直方向通過TSV實現(xiàn)芯片的堆疊，內(nèi)存芯片HMC也是采用3D封裝技術(shù).TSMC基于扇出(fan-out, FO)技術(shù)[32]提出的InFO封裝技術(shù)去掉了硅中介層，直接將芯片埋進塑料里，以銅柱實現(xiàn)3D封裝互連，應(yīng)用到手機處理器的封裝中可以減少30%的厚度，蘋果公司的A10處理器首次使用了這個技術(shù)，并使用在之后的A11,A12處理器中.

與完全采用3D堆疊的芯片散熱問題[33]相比，借用有源中介層實現(xiàn)的封裝芯片降低了功率密度，簡化了輸電網(wǎng)絡(luò)，因此散熱可以與標準的2D封裝媲美.并且有源中介層可以實現(xiàn)電源管理、部分模擬電路以及系統(tǒng)輸入輸出等功能，可以實現(xiàn)SoC的基礎(chǔ)架構(gòu)邏輯(時鐘、測試、調(diào)試)和傳感器.如圖5所示，使用有源中介層的3D封裝方式是將先進工藝實現(xiàn)的計算芯片堆疊在大工藝節(jié)點制造的基底芯片上，計算芯片和基底芯片通過TSV互連，同時計算芯片之間的通信則是通過基底芯片中的互連實現(xiàn)的.基于此，設(shè)計人員可在新的產(chǎn)品形態(tài)中融入不同的技術(shù)專利模塊與各種存儲芯片和I/O配置.并使得產(chǎn)品能夠分解成更小的“芯片組合”.以Intel第1款CPU混合架構(gòu)產(chǎn)品Lakefield[11]為例，高性能運算芯片采用10 nm實現(xiàn)，基地硅片采用22 nm實現(xiàn)，集成了CPU處理器、GPU核心顯卡、內(nèi)存控制器、圖像處理單元、顯示引擎，以及各種各樣的I/O輸入輸出、調(diào)試和控制模塊.最后這顆芯片的尺寸長寬只有12 mm×12 mm，高度僅1 mm，待機功耗2 mW.

互聯(lián)網(wǎng)+立足于云端，各類信息數(shù)據(jù)較多?；ヂ?lián)網(wǎng)滲透到文化領(lǐng)域中，能夠在技術(shù)應(yīng)用、商業(yè)模式以及產(chǎn)業(yè)組織中發(fā)揮重要作用，符合當前時代發(fā)展的特點。隨著現(xiàn)代信息技術(shù)的快速發(fā)展，人們的閱讀方式也在逐步發(fā)生轉(zhuǎn)變。傳統(tǒng)的紙質(zhì)閱讀方式逐漸轉(zhuǎn)變?yōu)殡娮訒葦?shù)字文件，同時，用戶的學習模式也在發(fā)生變化。在科學技術(shù)的帶動下，圖書館行業(yè)要堅持與時俱進，將先進的思想理念融入到互聯(lián)網(wǎng)技術(shù)和云計算技術(shù)當中。此外，應(yīng)適當創(chuàng)新高校圖書館的知識服務(wù)模式，使高校圖書館向著現(xiàn)代化、開放化的趨勢發(fā)展，為用戶信息資源的獲取帶來更多便利。

由此可以看出通過3D堆疊的SiP封裝來進行異質(zhì)芯片整合將成為后摩爾定律時代重要的解決方案，芯片不再強調(diào)制程微縮，而是將不同制程芯片整合為1顆SiP模塊.

3 Chiplet的通信結(jié)構(gòu)

Fig. 6 Implementation of NoC with different interposers

芯片的主流通信結(jié)構(gòu)有總線和片上網(wǎng)絡(luò)2種，但是目前Chiplet之間的通信沒有統(tǒng)一的標準，各個廠商都有自己的通信方案.例如AMD采用的可擴展數(shù)據(jù)結(jié)構(gòu)(SDF)[13]，TSMC采用的LIPINCON技術(shù)[31]，Intel采用的高級接口總線(advanced interface bus, AIB)[30]和其他廠商的NoC結(jié)構(gòu)[17,34].本文不討論具體的通信細節(jié)和標準協(xié)議，只討論各個產(chǎn)商采取的通信結(jié)構(gòu).大多數(shù)Chiplet之間的通信結(jié)構(gòu)還是基于總線和NoC的創(chuàng)新.例如AMD的第1代EPYC處理器就是類似總線的通信結(jié)構(gòu)，沒有路由節(jié)點，芯片之間只能進行邊到邊的通信.第2代EPYC處理器就類似于NoC的結(jié)構(gòu)，中間的I/O芯片是起到節(jié)點路由的功能，所有的芯片通信都必須通過它來調(diào)度.基于總線的通信結(jié)構(gòu)更加簡潔，沒有路由節(jié)點的開銷，但是一旦Chiplet的數(shù)量過多，通信就會變得低效，并且只針對邊到邊的通信結(jié)構(gòu)也不支持多個芯片通信.如果采用路由節(jié)點，以2代EPYC為例，芯片設(shè)計以I/O芯片為核心，將計算芯片變成可擴展的部分，如圖2(b)，所有計算芯片通過無線結(jié)構(gòu)和I/O芯片相連，數(shù)據(jù)的輸入輸出由I/O芯片統(tǒng)一調(diào)配，各個計算芯片之間沒有數(shù)據(jù)通信.這就消除了原先計算芯片之間相連，但是只能邊與邊通信的限制.并且采用I/O芯片統(tǒng)一調(diào)配的方式還可以有效降低芯片通信死鎖的風險，缺點是所有芯片的通信都必須通過I/O芯片，一旦芯片過多，需要設(shè)計高效的仲裁算法且仍會效率降低.解決方案是采用中介層來實現(xiàn)片上網(wǎng)絡(luò).

不同中介層實現(xiàn)NoC的方法不同[35]，為了在有源中介層中實現(xiàn)NoC，我們只需將NoC鏈接(電線)和路由節(jié)點(晶體管)都放在中介層，圖6(a)顯示一個小型的采取有源中介層的NoC實例，其中NoC的鏈接和節(jié)點全部在中介層上.如果使用無源中介層，不能放有源器件，如圖6(b)，將路由器的活動組件(例如緩沖區(qū)、仲裁器)放置在CPU裸片上，但是NoC鏈接仍使用中介層的路由資源.這種方法可以利用中介層的金屬層進行NoC路由，但要花費一些CPU裸片來實現(xiàn)NoC的邏輯組件.圖6中的2個NoC在拓撲和功能上都是相同的.

基于中介層的NoC結(jié)構(gòu)更加高效，但是節(jié)點開銷較大，不過在大量Chiplets通信的情況下性能更好.NoC提供了統(tǒng)一的接口來連接不同的系統(tǒng)組件.NoC方法不是要求系統(tǒng)設(shè)計人員對每個通信模塊之間實現(xiàn)特定的接口，而是采用了模塊化和可擴展性更高的設(shè)計方法，從而使不同的小芯片自然地組合在一起.路由會顯著影響網(wǎng)絡(luò)性能、可靠性和功耗[36].設(shè)計不正確的路由算法可能會導致網(wǎng)絡(luò)中的資源依賴關(guān)系，從而導致死鎖，這可能對系統(tǒng)造成致命影響.解決死鎖的方案有虛擬通道[37-38]和轉(zhuǎn)向模型[39-40]，其中虛擬通道必須提前配置且每個虛擬通道都有自己的輸入緩沖區(qū)，增加虛擬通道的數(shù)量會增大NoC的面積，代價很高；另外，在3DNoC中，基于轉(zhuǎn)向的算法要求每個路由節(jié)點都與其他芯片層垂直連接，增加了每個芯片層的TSV區(qū)域開銷，代價也很高.因此，針對這種具有各種拓撲結(jié)構(gòu)的小芯片系統(tǒng)，南加州大學和多倫多大學聯(lián)合提出了一種模塊化的，沒有死鎖的路由方法[41].該方案無需了解其他Chiplet或中介層NoC的詳細信息，每個Chiplet都可以單獨設(shè)計.從任何一個Chiplet的角度看，系統(tǒng)的其他部分(與Chiplet的總數(shù)或者中介層的復雜性無關(guān))都可以看作1個虛擬節(jié)點，然后應(yīng)用了轉(zhuǎn)向限制的邊界路由將Chiplet和虛擬節(jié)點連接起來，這種模塊化的方法易于分析和優(yōu)化Chiplet的粒度.

4 Chiplet的發(fā)展機遇和挑戰(zhàn)

本文討論了Chiplet的興起和發(fā)展.隨著SoC的集成度不斷增加，先進工藝制程的芯片的研發(fā)成本和制造成本呈幾何式增長，摩爾定律已經(jīng)接近極限.為了拓展摩爾定律，芯片設(shè)計者將IP硬核逐漸芯片化，形成Chiplet，然后以SiP的形式封裝形成系統(tǒng)，這也是摩爾定律的一次革命.目前Chiplet封裝和通信的發(fā)展仍然充滿挑戰(zhàn)，首先是封裝標準和通信接口不統(tǒng)一，各個廠家都有自己的方案；其次是散熱問題，將多個芯片堆疊封裝在一個有限空間會造成溫度過高；再者是芯片網(wǎng)絡(luò)通信問題，每個芯片都有自己的通信網(wǎng)絡(luò)，整個網(wǎng)絡(luò)如何避免死鎖；最后是沒有成熟的EDA工具，在芯片設(shè)計中30%～40%的成本是工具軟件，DARPA的CHIPS項目中的一個關(guān)鍵工作就是EDA工具，Chiplet的互連、封裝和測試都需要工具的支持.不過挑戰(zhàn)總是伴隨著機遇，以下4個方面或許會是Chiplet未來的發(fā)展趨勢.

1) 任何技術(shù)的革命都伴隨著多門學科的研究突破，Chiplet的3D封裝散熱問題可能隨著滿足集成電、熱、力特性的新材料開發(fā)得到解決.

2) 工藝技術(shù)的創(chuàng)新會推動封裝結(jié)構(gòu)的創(chuàng)新，新型引線鍵合技術(shù)、圓片鍵合技術(shù)的開發(fā)應(yīng)用將會推動封裝結(jié)構(gòu)由2D向3D的裝換.

3) 3D封裝結(jié)構(gòu)帶來的通信問題可以使用3DNoC來解決，但3DNoC存在更多的死鎖隱患，因此未來通信結(jié)構(gòu)的研究會聚焦對3DNoC開發(fā)高效的避免死鎖的方法.

4) 開發(fā)新的集成系統(tǒng)測試工具和方法.

最后，隨著5G時代的到來，基于Chiplet的產(chǎn)品設(shè)計成本低、上市周期快，未來在穿戴領(lǐng)域、物聯(lián)網(wǎng)領(lǐng)域都有廣闊的應(yīng)用前景.

作者貢獻聲明：陳桂林負責論文觀點的歸納總結(jié)提煉；王觀武和王康負責收集Chiplet封裝的相關(guān)資料；胡健負責收集Chiplet通信的相關(guān)資料；許東忠指導論文結(jié)構(gòu)和Chiplet的發(fā)展方向.