基于PLP 技術(shù)的DrMOS 混合式互連封裝工藝

員展飛,王希有,曹思成,楊道國

(桂林電子科技大學(xué) 機電工程學(xué)院,廣西 桂林 541004)

功率器件封裝趨于輕薄短小、高集成度[1]。DrMOS[2]是Intel 公司2004 年提出的一種服務(wù)器主板節(jié)能技術(shù),集成了一個集成電路(Integrated Circuit,IC)芯片與兩個MOSFET 芯片。將多顆不同功能的芯片集成到一個封裝體內(nèi),能夠有效減少功率損耗,減小與高頻分立功率級相關(guān)的寄生阻抗,有助于高頻率運作。

DrMOS 的封裝方式多采用方形扁平無引腳封裝(Quard Flat No-lead Package,QFN),鍵合方式多采用引線鍵合。在高密度封裝環(huán)境下,引線鍵合方式會加劇信號的擁堵和干擾,甚至?xí)?dǎo)致信號延遲,引線鍵合互連已漸漸不能滿足高密度封裝趨勢要求[3]。2015 年潘華[4]提出了一種具有倒裝及堆疊技術(shù)的DrMOS 封裝工藝,HSMOS 芯片源極與引線框架銅片鍵合,LSMOS 芯片采用倒裝工藝,IC 芯片堆疊在LSMOS 上方。該封裝工藝器件電性能測試相比主流產(chǎn)品轉(zhuǎn)化效率提升4%,但目前倒裝工藝僅為國際幾所功率芯片大廠所使用,工藝難度大,良率較低。王瀟雨[5]拆解國外某新型DrMOS 產(chǎn)品,研究其結(jié)構(gòu)與工藝,發(fā)現(xiàn)采用嵌入式封裝與倒裝技術(shù),產(chǎn)品具有極低的導(dǎo)通電阻,但工藝復(fù)雜,難度高。國外某公司推出銅片夾扣鍵合[6]的模塊,通過銅片夾扣鍵合取代引線鍵合,提高生產(chǎn)效率與電性能,但這種技術(shù)多被國際整合元件制造商(Integrated Device Manufacturing,IDM)壟斷,關(guān)鍵工藝技術(shù)國內(nèi)相關(guān)人才較少。

針對引線鍵合生產(chǎn)效率低,電性能日漸不能滿足使用要求但先進封裝工藝難度高的問題,本文基于模塑封互連[7]技術(shù)與PLP[8-9]技術(shù),部分重布線層形成銅層連接取代引線鍵合,提出一種高性能、高效率、工藝難度低的混合式互連DrMOS 封裝工藝。

1 工藝介紹

DrMOS 器件中IC 芯片焊盤與MOSFET 芯片柵極焊盤尺寸較小,壓焊位置精度要求高。為降低工藝難度,IC 芯片與MOSFET 柵極采用引線鍵合,MOSFET源極采取濺射、電鍍加厚種子層形成銅層。具體工藝如圖1 所示。

圖1 關(guān)鍵工藝流程。(a)上芯;(b)壓焊;(c)塑封;(d)鍍銅互連;(e)后處理Fig.1 Key process flow.(a)Die attached;(b)Wire bonding;(c)Molding;(d)Cu plating interconnecting;(e)Post treatment

壓焊工序:IC 芯片與引線框架引腳、IC 芯片與MOSFET 柵極引線鍵合互連;

塑封工序:使用膜輔助塑封機塑封,設(shè)計模具結(jié)構(gòu),將輔助膜壓在HSMOS 與LSMOS 的源極上表面,避開壓焊位置,注塑成型,后固化;

鍍銅互連工序:在塑封后的器件表面相應(yīng)位置激光鉆孔,由磁控濺射鍍膜機在器件相應(yīng)位置先后濺射一層100 nm 厚度鈦與100～300 nm 厚度銅[10],完成種子層沉積,電鍍[11]加厚種子層形成銅層連接,最后刻蝕形成電路互連圖形。

2 模型建立

混合式互連工藝結(jié)構(gòu)與引線鍵合結(jié)構(gòu)均采取相同的引線框架,引線框架結(jié)構(gòu)為簡化半刻蝕結(jié)構(gòu)后的商用引線框架。兩結(jié)構(gòu)示意圖分別如圖2(a)、(b)所示。

圖2 在Q3D 內(nèi)的模型。(a)混合式互連工藝封裝模型;(b)引線鍵合封裝模型Fig.2 The model in Q3D.(a) The mode with hybrid interconnecting;(b) The model with wire bonding

重要結(jié)構(gòu)初始模型尺寸如表1 所示。

表1 封裝體主要結(jié)構(gòu)初始尺寸與材料Tab.1 The initial dimension and material of the packaging

3 有限元分析

使用Ansys Q3D 提取兩種結(jié)構(gòu)的雜散參數(shù)[12],對兩種結(jié)構(gòu)的電性能進行比較;使用Ansys Icepak 對兩種結(jié)構(gòu)散熱性能分析;使用Ansys Mechanical 對混合式互連工藝器件進行熱應(yīng)力與翹曲分析[13],驗證工藝的可行性。

3.1 電性能分析

模塊內(nèi)部的寄生電感是評價模塊封裝設(shè)計的重要指標。寄生電感會造成電壓過沖和振蕩,減緩開關(guān)速度,增加開關(guān)損耗[14]。

在Ansys Q3D 內(nèi)建立模型,如圖2(a)、(b),鍵合線為20 μm 銅線,設(shè)置材料,后設(shè)置激勵源,如表2 所示。對上述兩種封裝體功率芯片源極的寄生電感在0.01～100 MHz 進行了仿真提取。由于兩種結(jié)構(gòu)的柵極鍵合完全相同,故不作比較分析。兩種封裝體HSMOS 與LSMOS 的源極寄生電感如圖3(a)、(b)所示,隨著頻率增加,寄生電感減小。Plan A 為混合式互連工藝封裝體,Plan B 為引線鍵合封裝體。

對于中毒性僵苗田塊，要及時排水曬田，增溫補氧，改善土壤環(huán)境。堅持淺水勤灌與輕擱田相結(jié)合，提高土壤通透性，加速土壤環(huán)境更新，氧化還原性有毒物質(zhì)。對于冷害僵苗的田塊，在秧苗返青后，也應(yīng)排水露田，以水調(diào)溫，以水保溫，日曬夜灌，提高水溫和土溫。

表2 寄生電感的激勵源設(shè)置Tab.2 Sources,sinks of parasitic inductances

依據(jù)DrMOS1.0 的標準電參數(shù)要求,DrMOS 的典型值范圍大于500 kHz,應(yīng)用于臺式機的典型值范圍為大于1 MHz,開關(guān)頻率的典型值為1 MHz,故比較兩種結(jié)構(gòu)在1 MHz 下的寄生電感,如圖3 所示。在工作頻率為1 MHz 時,引線鍵合封裝體HSMOS 源極寄生電感為280.7717 pH,混合式互連工藝封裝體為130.57 pH,減少了53.5%;引線鍵合封裝體LSMOS源極寄生電感為607.33 pH,混合式互連工藝封裝體為209.57 pH,減少了65.49%。由此得出,混合式互連工藝大幅減少了器件的寄生電感。

圖3 模型寄生電感仿真結(jié)果。(a)HSMOS 源極寄生電感;(b)LSMOS 源極寄生電感Fig.3 Parasitic inductances of the models.(a)HSMOS source inductance;(b)LSMOS source inductance

3.2 熱分析

使用ANSYS Icepak,依據(jù)JEDEC 標準,設(shè)置305 mm×305 mm×305 mm 靜止空氣環(huán)境域,環(huán)境溫度為25 ℃,PCB 為JEDEC 標準2S2P 板,忽略鍵合線的影響,仿真分析引線鍵合封裝體與混合式互連工藝封裝體的散熱性能。

電路位于芯片上層5 μm 區(qū)域,為了更準確模擬芯片發(fā)熱情況,采取在芯片上表面添加熱源的方式,兩種封裝體模型在Icepak 的示意圖如圖4(a)、(b)所示。IC 芯片上表面熱源1 熱耗散功率為0.2 W,HSMOS 芯片上表面熱源2 熱耗散功率為2.43 W,LSMOS 芯片熱源3 熱耗散功率功耗為2.11 W。

圖4 在Icepak 內(nèi)的模型。(a)混合式互連工藝封裝模型;(b)引線鍵合封裝模型Fig.4 The model in Icepak.(a)The model with hybrid interconnecting;(b) The model with wire bonding

設(shè)置材料參數(shù),劃分網(wǎng)格,后進行計算分析。

兩封裝體的溫度云圖如圖5(a)、(b)所示,在引線鍵合封裝體中,最高結(jié)溫位于HSMOS 芯片上表面的中心位置,為144.958 ℃。如圖6(a)、(b)所示,HSMOS 芯片表面結(jié)溫以芯片中心為圓點,溫度向四周遞減;混合式互連工藝封裝體最高結(jié)溫位于HSMOS芯片上表面靠近柵極位置,為145.580 ℃。由HSMOS芯片表面結(jié)溫對比分析可知,重布線層將芯片產(chǎn)生部分熱量傳遞到其他位置,降低了HSMOS 芯片的結(jié)溫。

圖5 器件溫度云圖。(a)混合式互連工藝封裝模型;(b)引線鍵合封裝模型Fig.5 Tempature nephograms of device.(a)The model with hybrid interconnecting;(b)The model with wire bonding

圖6 HSMOS 芯片溫度云圖。(a)混合式互連工藝封裝模型;(b)引線鍵合封裝模型Fig.6 Temperature nephograms of HSMOS chip.(a) The model with hybrid interconnecting;(b) The model with wire bonding

熱阻是評價一個封裝設(shè)計熱性能的標準,根據(jù)公式(1)可計算得到熱阻:

式中:Tj為芯片結(jié)溫;Ta為周圍環(huán)境溫度;Pd為熱耗散功率。經(jīng)計算,引線鍵合封裝體封裝設(shè)計熱阻為:25.44 ℃/W;混合式互連工藝封裝體封裝設(shè)計熱阻為:25.31 ℃/W,混合式互連工藝封裝體熱阻較引線鍵合封裝體減少了0.13 ℃/W。

3.3 熱應(yīng)力與翹曲分析

結(jié)構(gòu)材料因為各自膨脹系數(shù)不同,隨溫度變化會產(chǎn)生熱應(yīng)力與翹曲[15]。在本文所設(shè)計的混合式互連工藝流程中,熱應(yīng)力主要發(fā)生在封裝體塑封后固化過程:封裝體在175 ℃的塑封機模具溫度下完成塑封,固化冷卻至室溫25 ℃。封裝翹曲會直接影響表面貼裝工藝SMT 的質(zhì)量,因此,封裝體要滿足后續(xù)表面貼裝工藝的熱應(yīng)力要求:在回流爐260 ℃的最高溫度下進行回流焊,安裝在PCB 板上。使用Ansys Mechanical 分析在參考溫度為175 ℃時混合式互連封裝體分別冷卻到室溫25 ℃與加熱到回流焊最高溫260 ℃時的翹曲情況。由于鍵合線對結(jié)果影響較小,約為2%,忽略鍵合線。兩個工序下模型在Mechanical 內(nèi)的示意圖分別如圖7(a)、(b)所示。

影響封裝體產(chǎn)品質(zhì)量的主要因素為高度方向上的形變量,因此,沿封裝底面兩條對角線分別作兩條路徑,分析沿對角線路徑上z方向上的形變量,對角線z方向上的最大差值即為封裝翹曲值。

分析封裝體塑封后固化的熱應(yīng)力與翹曲情況,設(shè)置175 ℃的環(huán)境溫度,加載25 ℃的溫度載荷,模型如圖7(a)所示。總變形云圖如圖8(a)所示(變形放大31倍),封裝體結(jié)構(gòu)中心向上突起,四角及其周圍部分向內(nèi)扣,翹曲最大值點位于塑封料較薄的兩個角處。對角線路徑z方向翹曲值如圖9(a)所示,Path1 與Path2 垂直方向封裝翹曲值分別為23.159 μm 與19.2962 μm,小于50 μm,符合封裝翹曲規(guī)范。封裝體應(yīng)力最大點在IC 芯片邊緣與焊膏的結(jié)合處,為956.9 MPa,如圖10(a)所示,應(yīng)力最大值未超過硅材料斷裂的應(yīng)力極限值6～7 GPa,符合熱應(yīng)力要求。

圖7 在Mechanical 內(nèi)的模型。(a)25 ℃時的模型;(b)260 ℃時的模型Fig.7 The model in Mechanical.(a)The model at 25 ℃;(b)The model at 260 ℃

圖8 (a) 25 ℃時模型總變形云圖;(b) 260 ℃時模型總變形云圖Fig.8 (a) Nephogram of total deformation of module at 25 ℃;(b) Nephogram of total deformation of module at 260 ℃

分析封裝體SMT 工序的熱應(yīng)力與翹曲情況,設(shè)置環(huán)境溫度175 ℃,加載260 ℃的溫度載荷。由仿真結(jié)果分析,總變形云圖如圖8(b)(變形放大46 倍)所示,封裝體結(jié)構(gòu)中心下凹,四角及其周圍部分向上翹曲,總變形最大值點位于塑封料較薄位置的兩角處。對角線路徑z方向翹曲值如圖9(b)所示,Path1 與Path2 垂直方向封裝翹曲值分別為7.9763 μm 與8.5672 μm,均小于50 μm,符合封裝翹曲規(guī)范。封裝體應(yīng)力最大點在HSMOS 芯片左上角點與銅層結(jié)合處,為1189.8 MPa,如圖10(b)所示,應(yīng)力最大值未超過硅材料斷裂的應(yīng)力極限值,符合熱應(yīng)力要求。

圖9 (a)25 ℃時對角線路徑z 方向變形;(b)260 ℃時對角線路徑z 方向變形Fig.9 (a) Deformation in z-direction of diagonal path at 25 ℃;(b)Deformation in z-direction of diagonal path at 260 ℃

圖10 (a)25 ℃時模型應(yīng)力分布圖;(b)260 ℃時模型應(yīng)力分布圖Fig.10 (a) Nephogram of module stress distribution at 25 ℃;(b)Nephogram of module stress distribution at 260 ℃

4 結(jié)論

本文提出一種生產(chǎn)效率高、電熱力性能優(yōu)的DrMOS 混合式互連封裝工藝。通過有限元軟件對比分析引線鍵合封裝結(jié)構(gòu)與混合式互連工藝封裝結(jié)構(gòu)的電、熱性能,發(fā)現(xiàn)混合式互連工藝結(jié)構(gòu)大幅降低了功率芯片源極寄生電感,熱性能有所改善,且塑封工序與SMT 工序產(chǎn)生的熱應(yīng)力與翹曲均符合設(shè)計規(guī)范,驗證了混合式互連封裝工藝的可行性以及先進性?；旌鲜交ミB封裝工藝是一種具有潛力的DrMOS 封裝方案。