運(yùn)算放大器運(yùn)放環(huán)模塊測(cè)試研究

吳 丹，段春陽(yáng)，李玉玲

（武漢數(shù)字工程研究所，武漢 430205）

1 引言

運(yùn)算放大器的用途廣泛，可用于放大或減小輸入，并執(zhí)行加、減、微分與積分等數(shù)學(xué)運(yùn)算，是模擬集成電路的基本單元[1-2]。在實(shí)際的電路設(shè)計(jì)過(guò)程中，由于模擬集成運(yùn)算放大器的性能受到了生產(chǎn)制造工藝、外部電源和內(nèi)部失配等各方面的影響，與理想工作條件下相比有很大差距，所以在芯片流片封裝之后對(duì)集成運(yùn)算放大器的參數(shù)進(jìn)行測(cè)試是模擬集成電路設(shè)計(jì)中一個(gè)非常重要的環(huán)節(jié)[3]。

針對(duì)運(yùn)算放大器各項(xiàng)參數(shù)的測(cè)試，目前一般使用搭建輔助放大器測(cè)試的方法。早期的運(yùn)放電路功能簡(jiǎn)單，可以通過(guò)電源、示波器等輔助測(cè)量?jī)x器，手動(dòng)搭建測(cè)試電路進(jìn)行測(cè)試。隨著集成電路工藝的進(jìn)步，運(yùn)算放大器的開(kāi)環(huán)增益越來(lái)越高，開(kāi)環(huán)帶寬越來(lái)越窄，要求加入的信號(hào)頻率越來(lái)越低，對(duì)芯片與測(cè)試儀器之間的可靠、穩(wěn)定連接、測(cè)試結(jié)果的準(zhǔn)確性、可重復(fù)性都提出了更高的要求。而且當(dāng)運(yùn)放的測(cè)試量比較大時(shí)，手動(dòng)測(cè)試也不可能按時(shí)完成大批量測(cè)試，這些都給非自動(dòng)測(cè)試造成巨大困難[4]。

通過(guò)自動(dòng)測(cè)試系統(tǒng)（ATE）對(duì)運(yùn)算放大器進(jìn)行測(cè)試是主要的解決方法。以美國(guó)Credence 公司的ASL3000集成電路測(cè)試系統(tǒng)為例，其各項(xiàng)指標(biāo)精度在模擬器件測(cè)試領(lǐng)域具有較高水平。通過(guò)ATE 測(cè)試運(yùn)算放大器時(shí)，首先對(duì)測(cè)試系統(tǒng)的電壓電流源等硬件資源編程，給被測(cè)器件施加規(guī)定的電源電壓、輸入電壓等激勵(lì)，然后按照不同參數(shù)的測(cè)試要求，對(duì)測(cè)試系統(tǒng)的運(yùn)放環(huán)模塊進(jìn)行編程，構(gòu)成相應(yīng)的輔助測(cè)試電路。由于所有測(cè)試資源都引出到被測(cè)器件端口，給運(yùn)算放大器的測(cè)試開(kāi)發(fā)帶來(lái)了便利，并具備電源電壓范圍大、測(cè)試精度高、自動(dòng)化測(cè)試程度高、測(cè)試穩(wěn)定的特點(diǎn)。

2 運(yùn)放簡(jiǎn)介及測(cè)試原理

2.1 運(yùn)放簡(jiǎn)介

運(yùn)算放大器是一種高電壓放大倍數(shù)的直接耦合放大器，運(yùn)放工作在放大區(qū)時(shí)，輸入和輸出呈線(xiàn)性關(guān)系，所以又被稱(chēng)為線(xiàn)性集成電路。典型的運(yùn)放由偏置電路、輸入級(jí)、中間級(jí)和輸出級(jí)組成，如圖1 所示。

圖1 運(yùn)算放大器的組成

輸入級(jí)主要提高芯片的輸入阻抗，它使用高性能的差分放大電路，對(duì)共模信號(hào)有很強(qiáng)的抑制力。中間級(jí)實(shí)現(xiàn)對(duì)信號(hào)的放大，它提供高的電壓增益，以保證運(yùn)放的運(yùn)算精度。輸出級(jí)減小輸出阻抗，通過(guò)互補(bǔ)輸出獲得正負(fù)兩個(gè)極性的輸出電壓或電流。偏置電流源可提供穩(wěn)定的幾乎不隨溫度而變化的偏置電流，以穩(wěn)定工作點(diǎn)。理想運(yùn)放的開(kāi)環(huán)電壓增益（AVD，DAV）很大，兩輸入端可視為等效短路即虛短，而運(yùn)算放大器輸入電阻很大，兩輸入端可視為等效開(kāi)路即虛斷。所以在集成運(yùn)放的近似分析中，常把運(yùn)放的參數(shù)理想化，即認(rèn)為輸入失調(diào)電壓、輸入失調(diào)電流為零，而差模開(kāi)環(huán)增益、共模抑制比為無(wú)窮大。

2.2 運(yùn)放的測(cè)試原理

國(guó)家標(biāo)準(zhǔn)《GB3442-86 半導(dǎo)體集成電路運(yùn)算放大器測(cè)試方法的基本原理》規(guī)定了運(yùn)算放大器測(cè)試方法的基本原理。該方法主要是將被測(cè)運(yùn)算放大器和輔助放大器構(gòu)成閉合回路，通過(guò)使輸出電壓鉗位于預(yù)置電壓，從而將小電壓、小電流的測(cè)量轉(zhuǎn)換為伏特級(jí)電壓的測(cè)量[5]。運(yùn)算放大器測(cè)試原理如圖2 所示。

圖2 運(yùn)算放大器測(cè)試原理

參照GB3442-86 標(biāo)準(zhǔn)，以輸入失調(diào)電壓VIO參數(shù)為例，其測(cè)試原理如下：

（a）在規(guī)定的環(huán)境溫度下，將被測(cè)器件接入測(cè)試系統(tǒng)中；

（b）開(kāi)關(guān)K1、K2、K6 閉合；

（c）開(kāi)關(guān)K4 置“地”（或規(guī)定的參考電壓）；

（d）在輔助放大器A 的輸出端測(cè)得電壓VLO，由式（1）計(jì)算求出VIO：

在以上測(cè)試電路中，為了抑制寄生震蕩，提高閉環(huán)系統(tǒng)的穩(wěn)定性，輔助運(yùn)放環(huán)必須選擇低失調(diào)電壓、溫漂小的運(yùn)放，且必須保證穩(wěn)定性、準(zhǔn)確性、重復(fù)性[6]。信號(hào)源可采用現(xiàn)成的信號(hào)源，為了保證測(cè)試精度，外接測(cè)試儀表的精度應(yīng)比自制的運(yùn)放參數(shù)測(cè)試儀的精度高一個(gè)數(shù)量級(jí)。

3 基于運(yùn)放環(huán)模塊的運(yùn)放參數(shù)測(cè)試方法

以Credence 公司的ASL3000 模擬集成電路測(cè)試系統(tǒng)為例，在該測(cè)試系統(tǒng)上測(cè)試運(yùn)算放大器時(shí)，主要使用雙運(yùn)放環(huán) (Dual Operational Amplifier Loop，DOAL)模塊。DOAL 有兩條彼此獨(dú)立的環(huán)路，每個(gè)環(huán)路由DAC 輸出、加法放大器、補(bǔ)償電路、反向輸入端IV 轉(zhuǎn)換器、正向輸入端IV 轉(zhuǎn)換器、儀器放大器及負(fù)載電路組成，其結(jié)構(gòu)如圖3 所示。

圖3 DOAL 模塊結(jié)構(gòu)

補(bǔ)償電路有可編程的零點(diǎn)、極點(diǎn)，防止環(huán)路出現(xiàn)振蕩；IV 轉(zhuǎn)換器用于測(cè)量偏置電流，量程范圍為10 nA～10 μA；儀器放大器用于測(cè)量失調(diào)電壓，量程范圍為100 μV～100 mV；負(fù)載電路有7 種可選精密負(fù)載電阻，分別為短路、600 Ω、1 kΩ、2 kΩ、4 kΩ、10 kΩ、100 kΩ 電阻。這些部件精度均達(dá)到±1%，可以滿(mǎn)足微伏級(jí)輸入失調(diào)電壓和納安級(jí)輸入失調(diào)電流參數(shù)的測(cè)試需求。

根據(jù)運(yùn)算放大器每個(gè)參數(shù)的特點(diǎn)，按照《GB3442-86 半導(dǎo)體集成電路運(yùn)算放大器測(cè)試方法的基本原理》，采用不同的編程方法控制ASL 3000 模擬測(cè)試系統(tǒng)DOAL 模塊內(nèi)部的開(kāi)關(guān)和繼電器，可以針對(duì)輸入失調(diào)電壓Vio、輸出擺幅Swing、開(kāi)環(huán)電壓增益DAV、電源電壓抑制比（SVR，RSV）及共模抑制比（CMR，RCM）搭建相應(yīng)的測(cè)試電路，快速、高效地實(shí)現(xiàn)對(duì)運(yùn)放各參數(shù)的測(cè)試。

3.1 輸入失調(diào)電壓Vio 測(cè)試

理想運(yùn)放的輸入電壓為零時(shí)輸出應(yīng)該為零，但實(shí)際上運(yùn)放的差分輸入級(jí)很難做到完全對(duì)稱(chēng)，所以輸入電壓為零時(shí)，存在一定的輸出電壓。為了使輸出電壓為零，在輸入端加的補(bǔ)償電壓就是輸入失調(diào)電壓。Vio在DOAL 模塊上的測(cè)量路徑如圖4 所示，具體測(cè)試方法如下。

圖4 Vio 測(cè)量路徑

（a）合上開(kāi)關(guān)DUT_INP_SHORT，將DUT 輸入端短路，通過(guò)儀器放大器IA_AMP 測(cè)量DUT 輸入端電壓Vio1；

（b） 斷開(kāi)開(kāi)關(guān) DUT_INP_SHORT， 設(shè)置OUTPUT_DAC 使DUT 輸出電壓為規(guī)定值，通過(guò)HV_BUF_CONN 繼電器連接反饋回路，依次送到高電壓緩沖器、加法放大器、補(bǔ)償電路；

（c） 通過(guò)SET_INT_DAC_POLE 設(shè)置極點(diǎn)，SET_GAIN_DAC_ZERO 設(shè)置零點(diǎn)，控制補(bǔ)償電路平衡整個(gè)環(huán)路，以達(dá)到電路的穩(wěn)定；

（d） 合上開(kāi)關(guān)CLOSE_LOOP，合上繼電器DUT_NEG_ISOL，將信號(hào)反饋到DUT 的反相輸入端，通過(guò)儀器放大器IA_AMP 測(cè)量DUT 輸入端電壓Vio2，由式（2）計(jì)算Vio：

以四通道精密運(yùn)算放大器OPA4277 為例，數(shù)據(jù)手冊(cè)規(guī)定的上下限指標(biāo)為±50 μV，即當(dāng)測(cè)試結(jié)果的絕對(duì)值小于50 μV 時(shí)，器件是合格的。輸入失調(diào)電壓的實(shí)際測(cè)試結(jié)果如表1 所示。

表1 Vio 測(cè)試結(jié)果

輸入失調(diào)電壓越小，代表兩個(gè)端子的對(duì)稱(chēng)性越好。由結(jié)果可見(jiàn)，OPA4277 器件內(nèi)部四路運(yùn)放的輸入失調(diào)電壓均小于50 μV，全部滿(mǎn)足要求，其中C 運(yùn)放性能最佳，對(duì)輸入端產(chǎn)生的噪聲影響最小。

3.2 輸出擺幅Swing 測(cè)試

輸出擺幅是器件在規(guī)定電源電壓和負(fù)載下所能輸出的最大電壓。輸出擺幅的測(cè)試是在開(kāi)環(huán)下完成的，這時(shí)運(yùn)放的放大能力達(dá)到極限，即使輸入電壓很小，輸出電壓值都會(huì)很大，因此在對(duì)擺幅測(cè)試過(guò)程中，輸入電壓一般采用1 V 以?xún)?nèi)電壓就可以。Swing 在DOAL 模塊上的測(cè)量路徑如圖5 所示，具體測(cè)試方法如下。

圖5 Swing 測(cè)量路徑

（a）合上開(kāi)關(guān)DAC_OUT 旁路補(bǔ)償電路，合上開(kāi)關(guān)CLOSE_LOOP，合上繼電器DUT_NEG_ISOL，將OUTPUT_DAC 連接到DUT 的反相輸入端；

（b）給器件加規(guī)定的負(fù)載，如合上LOAD_2K 開(kāi)關(guān)，連接2 kΩ 負(fù)載電阻；

（c） 設(shè)置DUT 正向輸入端接地， 設(shè)置OUTPUT_DAC 給器件的負(fù)輸入端加一個(gè)小電壓如

0.5 V；

（d）在器件輸出端用電流/電壓源部件DVI 測(cè)量輸出電壓，該值為器件的負(fù)輸出擺幅電壓；

（e）合上OUT_POL 開(kāi)關(guān)，改變OUTPUT_DAC 部件的輸出極性；

（f）在器件輸出端再次測(cè)量電壓，該值為器件的正輸出擺幅電壓。

輸出擺幅一般比電源電壓小一點(diǎn)，較好的運(yùn)放擺幅非常接近電源電壓范圍。OPA4277 數(shù)據(jù)手冊(cè)規(guī)定，在±15 V 電源電壓、2 kΩ 負(fù)載條件下工作時(shí)，擺幅上下限指標(biāo)為±13 V，輸出擺幅實(shí)際測(cè)試結(jié)果如表2 所示。

表2 Swing 測(cè)試結(jié)果

Swing_pos 和Swing_neg 分別為正負(fù)兩個(gè)極性的輸出電壓擺幅，當(dāng)正向輸入比反向輸入大0.5 V 時(shí)，輸出擺幅為Swing_pos，當(dāng)正向輸入比反向輸入小0.5 V時(shí)，輸出擺幅為Swing_neg。可以看出，器件內(nèi)部四路運(yùn)放的輸出擺幅都超過(guò)13 V，測(cè)試數(shù)據(jù)合格，測(cè)試結(jié)果穩(wěn)定。正輸出電壓與負(fù)輸出電壓的絕對(duì)值雖然不一致，但輸出至軌電壓的數(shù)量級(jí)相同，符合運(yùn)放的特點(diǎn)。

3.3 開(kāi)環(huán)電壓增益、電源電壓抑制比、共模抑制比測(cè)試

開(kāi)環(huán)電壓增益是器件開(kāi)環(huán)時(shí)輸出電壓變化與差模輸入電壓變化之比。電源電壓抑制比是電源的單位電壓變化所引起的輸入失調(diào)電壓的變化率。共模抑制比是差模電壓增益與共模電壓增益之比對(duì)于共模抑制比的測(cè)量。

這三個(gè)參數(shù)的測(cè)量路徑和輸入失調(diào)電壓的測(cè)量路徑是相同的，都需要采用閉環(huán)方法測(cè)量，通過(guò)輔助運(yùn)放給輸出端施加電壓，反饋回到反向輸入端，經(jīng)過(guò)環(huán)路平衡后，測(cè)量輸入端電壓。這三個(gè)參數(shù)的測(cè)試方法也比較相似，都是在規(guī)定的測(cè)試條件下測(cè)量輸入端失調(diào)電壓，然后按照不同的公式計(jì)算比值。測(cè)量路徑如圖4 所示，具體測(cè)試方法如下。

（a）給器件加規(guī)定的負(fù)載，如合上LOAD_2K 開(kāi)關(guān)，連接2 kΩ 負(fù)載電阻；

（b）設(shè)置OUTPUT_DAC 使DUT 輸出電壓值V1，連接反饋環(huán)、補(bǔ)償電路，將信號(hào)反饋到DUT 的反相輸入端，測(cè)量DUT 輸入端電壓Vin1；

（c）設(shè)置OUTPUT_DAC 使DUT 輸出電壓值比V1小Vdrop，連接反饋環(huán)、補(bǔ)償電路，將信號(hào)反饋到DUT的反相輸入端，測(cè)量DUT 輸入端電壓Vin2，由式（3）計(jì)算DAV：

（d）斷開(kāi)開(kāi)關(guān)CONNECT_LOADS，DUT 輸出端不接負(fù)載電阻；

（e）設(shè)置OUTPUT_DAC 使DUT 輸出電壓值V2，連接反饋環(huán)、補(bǔ)償電路，將信號(hào)反饋到DUT 的反相輸入端，測(cè)量DUT 輸入端電壓Vin3；

（f）設(shè)置OUTPUT_DAC 使DUT 輸出電壓值V2不變，改變正負(fù)電源電壓，同時(shí)下降相同的電壓值Vdrop。連接反饋環(huán)、補(bǔ)償電路，將信號(hào)反饋到DUT 的反相輸入端，測(cè)量DUT 輸入端電壓Vin4，由式（4）計(jì)算RSV：

（g）設(shè)置OUTPUT_DAC 使DUT 輸出電壓值比V2小Vdrop，改變正負(fù)電源電壓，同時(shí)下降相同的電壓值Vdrop。連接反饋環(huán)、補(bǔ)償電路，將信號(hào)反饋到DUT 的反相輸入端，測(cè)量DUT 輸入端電壓Vin5，由式（5）計(jì)算RCM：

OPA4277 數(shù)據(jù)手冊(cè)中開(kāi)環(huán)電壓增益、電源電壓抑制比、共模抑制比指標(biāo)分別為DAV≥126 dB、RSV≤±1 μV/V、RCM≥115 dB，AVD、SVR、CMR 實(shí)際測(cè)試結(jié)果如表3 所示。

表3 AVD、SVR、CMR 測(cè)試結(jié)果

由實(shí)際測(cè)試結(jié)果可見(jiàn)，四路運(yùn)放的AVD、SVR、CMR 均滿(mǎn)足要求，性能非常優(yōu)秀。四路運(yùn)放中，D 運(yùn)放的開(kāi)環(huán)電壓增益最大、放大能力最強(qiáng)；B 運(yùn)放的共模抑制比高達(dá)140 dB 以上，抑制共模信號(hào)、放大差模信號(hào)的能力非常強(qiáng)；C 運(yùn)放的SVR 值最小，單位電源電壓變化引起的輸入失調(diào)電壓變化低至0.1282 μV/V，對(duì)電源紋波和噪聲的抵抗能力非常強(qiáng)。

測(cè)試結(jié)果一般用分貝數(shù)來(lái)表示，有時(shí)也直接用電壓的比值表示，如OPA4277 電源電壓抑制比的單位是μV/V，即按照上述測(cè)試方法（d）、（e）、（f）測(cè)量得到輸入端電壓Vin3、Vin4并換算成μV 單位后，按公式計(jì)算電源電壓抑制比。因此該值越小，抗電源電壓變化的能力越強(qiáng)。

4 測(cè)試電路的穩(wěn)定性分析

由于負(fù)反饋可以穩(wěn)定運(yùn)放的增益、減小非線(xiàn)性失真及抑制干擾和噪聲，運(yùn)放的Vio、AVD、SVR、CMR 都采用負(fù)反饋回路進(jìn)行測(cè)試。然而，當(dāng)系統(tǒng)在環(huán)路上保持一個(gè)信號(hào)，而和所加的輸入無(wú)關(guān)時(shí)，會(huì)使原本設(shè)計(jì)的負(fù)反饋?zhàn)兂烧答?，且在環(huán)路內(nèi)不斷增大，使運(yùn)放產(chǎn)生自激振蕩，從而影響測(cè)試結(jié)果[7]。因此對(duì)于需要反饋回路的測(cè)試，必須調(diào)整補(bǔ)償，以確保DUT 不會(huì)振蕩。

ASL3000 模擬集成電路測(cè)試系統(tǒng)的補(bǔ)償電路由兩個(gè)12 位DAC 組成，分別是int DAC 和gain DAC，int DAC 設(shè)置極點(diǎn)，gain DAC 設(shè)置零點(diǎn)。極點(diǎn)是由于結(jié)點(diǎn)和地之間有寄生電容造成的，可以減少增益（幅度及相位）；零點(diǎn)是由于輸入和輸出之間有寄生電容造成的，可以增強(qiáng)增益（幅度及相位）。通過(guò)編程int DAC（極點(diǎn)）和gain DAC（零點(diǎn)），可以強(qiáng)制改變閉環(huán)傳遞函數(shù)的零極點(diǎn)位置，從而消除自激振蕩的條件[8]。

12 位DAC 的可編程范圍為0～65535，通常首先將極點(diǎn)設(shè)置為300、零點(diǎn)設(shè)置為100。然后觸發(fā)DUT電源引腳上的電源，并觀察DUT 輸出是否產(chǎn)生振蕩。將極值和零值加倍（如600、200 等）循環(huán)運(yùn)行測(cè)試，直到找到DUT 停止振蕩的極點(diǎn)值和零點(diǎn)值，通過(guò)set_int_dac_ch0 和set_gain_dac_ch0 指令對(duì)DAC 進(jìn)行設(shè)置，從而完成補(bǔ)償。

為了研究補(bǔ)償電路對(duì)測(cè)試結(jié)果的影響，針對(duì)OPA4277 的A 運(yùn)放輸入失調(diào)電壓Vio，分別采用兩種方式進(jìn)行測(cè)試：一種是連接補(bǔ)償電路測(cè)試，另一種是斷開(kāi)補(bǔ)償電路測(cè)試，每種方式測(cè)試5 組數(shù)據(jù)，然后對(duì)測(cè)試結(jié)果進(jìn)行對(duì)比分析。測(cè)試結(jié)果對(duì)比如表4 所示。

表4 Vio 測(cè)試結(jié)果對(duì)比

從測(cè)試數(shù)據(jù)可以看出，未連接補(bǔ)償電路時(shí)，5 次重復(fù)測(cè)試的結(jié)果跳變不穩(wěn)，且遠(yuǎn)遠(yuǎn)超過(guò)±50 μV 極限值，說(shuō)明此時(shí)DUT 處于自激振蕩狀態(tài)，測(cè)試結(jié)果并非真實(shí)有效的數(shù)據(jù)。連接補(bǔ)償電路并設(shè)置正確的零極點(diǎn)后，5 次重復(fù)測(cè)試的結(jié)果在26～30 μV 之間，且小于極限值±50 μV。雖然測(cè)試結(jié)果也有差異，但因該運(yùn)放環(huán)模塊在100μV 量程檔位的測(cè)量誤差為±1%，讀數(shù)±5μV，所以測(cè)試數(shù)據(jù)的波動(dòng)屬于正常范圍，測(cè)試結(jié)果真實(shí)、穩(wěn)定。因此，實(shí)際數(shù)據(jù)表明，經(jīng)過(guò)補(bǔ)償電路后測(cè)試結(jié)果更加準(zhǔn)確可靠。

5 結(jié)論

本文基于ASL3000 測(cè)試系統(tǒng)的DOAL 運(yùn)放環(huán)模塊，對(duì)運(yùn)放環(huán)內(nèi)部的硬件資源進(jìn)行編程設(shè)置，實(shí)現(xiàn)了運(yùn)算放大器的輸入失調(diào)電壓、輸出擺幅、開(kāi)環(huán)電壓增益、電源電壓抑制比及共模抑制比的精確、自動(dòng)測(cè)試，通過(guò)對(duì)運(yùn)算放大器的實(shí)際測(cè)試，驗(yàn)證了測(cè)試結(jié)果的準(zhǔn)確性，能夠滿(mǎn)足大電源電壓、超低偏置電壓、超低偏置電流、高共模抑制和高電源抑制運(yùn)放的測(cè)試需求。測(cè)試系統(tǒng)補(bǔ)償電路的零點(diǎn)、極點(diǎn)編程，減小了結(jié)點(diǎn)和地之間以及輸入和輸出之間寄生電容造成的影響，進(jìn)一步提高了系統(tǒng)穩(wěn)定性。本研究對(duì)運(yùn)算放大器測(cè)試中運(yùn)放環(huán)模塊的測(cè)試應(yīng)用有借鑒意義，通過(guò)運(yùn)放環(huán)模塊使測(cè)試電路的設(shè)計(jì)更加簡(jiǎn)單。由于運(yùn)放環(huán)模塊內(nèi)部電路是固定的，反饋回路、補(bǔ)償電路、負(fù)載電路等硬件資源有限，而運(yùn)放的種類(lèi)又多種多樣，有些特殊功能的運(yùn)放不適用這種測(cè)試方法。針對(duì)這類(lèi)器件，如何利用現(xiàn)有的運(yùn)放環(huán)模塊擴(kuò)充測(cè)試能力還有待進(jìn)一步研究。