基于FPGA的移相時(shí)鐘數(shù)字內(nèi)插TDC電路設(shè)計(jì)與實(shí)現(xiàn)

劉景巖,路美娜,王羿,蔡偉杰,宋茂新?,洪津

(1中國科學(xué)院合肥物質(zhì)科學(xué)研究院安徽光學(xué)精密機(jī)械研究所,中國科學(xué)院通用光學(xué)定標(biāo)與表征技術(shù)重點(diǎn)實(shí)驗(yàn)室,安徽 合肥 230031;2中國科學(xué)技術(shù)大學(xué),安徽 合肥 230031)

0 引 言

為了進(jìn)一步提高PM2.5等氣溶膠污染物的遙感監(jiān)測精度,中國科學(xué)院安徽光學(xué)精密機(jī)械研究所與數(shù)字地球研究所聯(lián)合提出了基于“偏振交火”測量方案的大氣顆粒物監(jiān)測儀(Particulate matter polarimetry suis,PMPS)[1]。PMPS由高精度偏振掃描儀(Particulate observing scanning polarimeter,POSP)與多角度偏振成像儀(Directional polarimetric camera,DPC)組成,通過“偏振交火”將POSP的高精度數(shù)據(jù)傳遞給DPC進(jìn)行交叉定標(biāo),以提升DPC數(shù)據(jù)精度[1]。航天器在發(fā)射之前需要經(jīng)過一系列復(fù)雜的地面檢測[2,3],針對“偏振交火”要求的POSP和DPC兩臺載荷之間時(shí)序信號的嚴(yán)格同步性,需要采用地面檢測系統(tǒng)的時(shí)間數(shù)字轉(zhuǎn)換電路(Time-to-digital converters,TDC)對時(shí)序信號同步關(guān)系進(jìn)行驗(yàn)證。

高精度的TDC電路常用于定位定時(shí)、激光測距、原子物理等領(lǐng)域[4,5]?，F(xiàn)有的測量方法包括直接計(jì)數(shù)、時(shí)間-電壓轉(zhuǎn)換、延遲線內(nèi)插等方法[6]。直接計(jì)數(shù)法是使用待測信號作為計(jì)數(shù)器的起止標(biāo)志,對待測間隔直接測量,這種方法一方面會有固定的±1周期的量化誤差,另一方面高頻率的時(shí)鐘對時(shí)鐘質(zhì)量、功耗、器件速度等級提出了更高的要求[7];時(shí)間-電壓轉(zhuǎn)換方法采用電容充放電的原理對直接計(jì)數(shù)的量化誤差部分進(jìn)行細(xì)分,既保證了量程又提高了測量精度[8],但模擬電路對環(huán)境非常敏感,且容易產(chǎn)生非線性誤差;延遲線內(nèi)插技術(shù)在FPGA與專用集成電路(Application specific integrated circuit,ASIC)時(shí)間間隔測量設(shè)計(jì)中應(yīng)用廣泛,利用門電路等作為延遲單元,線性好,精度高,高等級器件最高測量精度可以達(dá)到數(shù)十皮秒[9],但不同器件制作工藝以及軟件編譯的差別較大,每次設(shè)計(jì)需要重新進(jìn)行標(biāo)定[10],使得延遲線技術(shù)設(shè)計(jì)靈活性和移植性都較差。

鑒于以上問題,本文結(jié)合地面檢測系統(tǒng)的設(shè)計(jì)要求,設(shè)計(jì)了一種基于移相鐘數(shù)字內(nèi)插的TDC電路。該電路具有精度高、靈活性與移植性好、設(shè)計(jì)便捷等優(yōu)點(diǎn)。

1 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

1.1 地面檢測系統(tǒng)

在PMPS工作原理中,POSP星下點(diǎn)采樣間隔恰好為DPC兩幀圖像采集周期,所以在電子學(xué)設(shè)計(jì)中,為確?！捌窠换稹倍?biāo)效果,DPC圖像采集須同步于POSP驅(qū)動控制箱星下點(diǎn)脈沖。為驗(yàn)證POSP和DPC兩載荷之間數(shù)據(jù)采集的同步性,設(shè)計(jì)了一套地面檢測系統(tǒng),對相關(guān)的同步時(shí)序信號進(jìn)行實(shí)時(shí)檢測與評估,待測信號和整體設(shè)計(jì)如圖1所示。

圖1 地面檢測系統(tǒng)Fig.1 Ground test system

系統(tǒng)位于載荷信號傳遞線路中間,作為轉(zhuǎn)接板連接各路信號。電機(jī)控制脈沖等同步信號由POSP與DPC各工作單機(jī)產(chǎn)生,經(jīng)過地面檢測系統(tǒng)傳遞到其它單機(jī),在此期間,各路信號被捕獲與測量。測量結(jié)果與脈沖對應(yīng)編碼器信息通過串口傳輸?shù)缴衔粰C(jī)。PMPS的數(shù)據(jù)采樣周期以納秒為單位,細(xì)微的誤差即可能影響到定標(biāo)數(shù)據(jù)的視場匹配結(jié)果,同時(shí),系統(tǒng)信號通道和待測數(shù)據(jù)較多,因此測量電路在高精度的條件下必須靈活性好且資源占用率低。所以,設(shè)計(jì)了基于移相時(shí)鐘數(shù)字內(nèi)插技術(shù)的TDC電路。

1.2 數(shù)字內(nèi)插技術(shù)原理

傳統(tǒng)的直接計(jì)數(shù)法在對時(shí)序信號進(jìn)行測量時(shí),在時(shí)鐘上升沿附近會產(chǎn)生最大1個(gè)時(shí)鐘周期的量化誤差,如圖2所示。

圖2 直接計(jì)數(shù)法Fig.2 Direct counting

實(shí)際值與測量值的誤差ΔT為

式中ΔT1為測量起始位置量化誤差,ΔT2為測量停止位置量化誤差。

數(shù)字內(nèi)插技術(shù)采用兼顧大量程的“粗”測量與高精度的“細(xì)”測量結(jié)合的方式,使用直接計(jì)數(shù)的方式獲得“粗”時(shí)間,然后通過一組移相時(shí)鐘將一周期細(xì)分成2N份(N為移相時(shí)鐘個(gè)數(shù)),等效于獲得了計(jì)數(shù)時(shí)鐘的2N倍頻,如圖3所示。

圖3 數(shù)字內(nèi)插法Fig.3 Digital interpolation technology

在圖3中,Clock 0為計(jì)數(shù)時(shí)鐘,Clock 1、Cock 2分別相對于Clock 0移相π/3、2π/3,在待測信號跳變沿到來時(shí)刻,一個(gè)時(shí)鐘周期內(nèi)可以產(chǎn)生6種不同的電平狀態(tài)組合,再通過查找表獲得組合相對應(yīng)的“細(xì)”測時(shí)間t1、t2。此時(shí),測量值 T0為

式中T1為“粗”測量值,t1為測量起始位置“細(xì)”測量值,t2為測量停止位置“細(xì)”測量值。

實(shí)際值與測量值的誤差ΔT為

式中Δt1為測量起始位置“細(xì)”測量值與實(shí)際值誤差,Δt2為測量停止位置“細(xì)”測量值與實(shí)際值誤差。

1.3 測量電路實(shí)現(xiàn)

測量電路采用Intel公司Cyclone IV E系列FPGA器件進(jìn)行驗(yàn)證,該系列FPGA采用60 nm低功耗工藝,內(nèi)核電壓最低至1 V,同時(shí)有充足的邏輯和時(shí)鐘管理資源,適合應(yīng)用在有低功耗和低成本要求的場合。

數(shù)字內(nèi)插測量電路分為“粗”測與“細(xì)”測兩部分?！按帧睖y部分包括邊沿檢測、鎖相環(huán)(Phase locked loop,PLL)倍頻、計(jì)數(shù)器等組件,首先通過PLL對FPGA輸入50 MHz參考時(shí)鐘進(jìn)行倍頻,得到625 MHz計(jì)數(shù)時(shí)鐘,然后對待測時(shí)序信號Signal 0、Signal 1進(jìn)行邊沿檢測,作為計(jì)數(shù)器的起止標(biāo)志?！凹?xì)”測部分使用4路移相時(shí)鐘,每路相差π/4相位,相當(dāng)于把計(jì)數(shù)時(shí)鐘測量精度提高了8倍。測量電路結(jié)構(gòu)如圖4所示。

圖4 測量電路Fig.4 Measurement circuit

在Signal 0、Signal 1邊沿將4路移相時(shí)鐘電平狀態(tài)組合鎖存起來,然后通過查找表獲得“細(xì)”測時(shí)間,狀態(tài)組合對應(yīng)的“細(xì)”測時(shí)間如表1所示。

表1 “細(xì)”測時(shí)間查找表Table 1 “Fine”measurement lookup table

計(jì)數(shù)時(shí)鐘經(jīng)過分相后,4路時(shí)鐘信號由全局時(shí)鐘網(wǎng)絡(luò)進(jìn)行傳輸,保障時(shí)鐘之間的延遲誤差最小,“細(xì)”測時(shí)間分辨率理論上可以達(dá)到0.2 ns?！按帧睖y計(jì)數(shù)器位數(shù)決定著測量電路的量程,可根據(jù)設(shè)計(jì)需要靈活調(diào)整。

2 測試與分析

2.1 測量不確定度定義與測試

測量不確定度是評定測量結(jié)果的一個(gè)重要指標(biāo)[11]。測量不確定度表征著測量結(jié)果的分散性,不確定度越小,測量結(jié)果分散性越小,反映其測量水平越高。在只考慮由重復(fù)性引起的測量不確定度的前提下采用A類評定方法,即通過對一系列的觀測數(shù)據(jù)進(jìn)行統(tǒng)計(jì)分析來評定,并利用貝塞爾公式計(jì)算不確定度,即

式中σ為測量不確定度,xi為單次測量數(shù)據(jù),為n次測量數(shù)據(jù)的算術(shù)平均值。

待測時(shí)序信號由剩余的PLL資源生成,通過FPGA內(nèi)部延時(shí)單元產(chǎn)生待測時(shí)間間隔,然后由全局時(shí)鐘網(wǎng)絡(luò)輸出,PCB嚴(yán)格等長走線,這樣保證了待測信號時(shí)序的準(zhǔn)確性。采用示波器(采樣率5 GHz,帶寬1 GHz)對待測信號時(shí)間間隔進(jìn)行驗(yàn)證。在PMPS的時(shí)序設(shè)計(jì)中,5、50、90 ns是常見的時(shí)間間隔,因此選其作為實(shí)驗(yàn)樣本值,每個(gè)值進(jìn)行1000次的重復(fù)測量。示波器對信號的時(shí)間間隔驗(yàn)證、數(shù)字內(nèi)插法與直接計(jì)數(shù)法測試結(jié)果對比如圖5–8所示。

圖5 示波器對不同時(shí)間間隔信號的驗(yàn)證。(a)5 ns;(b)50 ns;(c)90 nsFig.5 Oscilloscope validation of signals at different time intervals.(a)5 ns,(b)50 ns,(c)90 ns

可見,通過FPGA內(nèi)部延時(shí)單元產(chǎn)生的待測信號時(shí)序準(zhǔn)確,但隨著時(shí)間間隔變長,穩(wěn)定性有所下降。直接計(jì)數(shù)法結(jié)果總是含有±1周期的量化誤差,而數(shù)字內(nèi)插技術(shù)大體滿足分辨率預(yù)期,但仍存在少量異常值。

圖6 數(shù)字內(nèi)插法(a)與直接計(jì)數(shù)法(b)對5 ns時(shí)間間隔信號測試結(jié)果Fig.6 Test results of 5 ns time interval signal by digital interpolation(a)and direct counting(b)

圖7 數(shù)字內(nèi)插法(a)與直接計(jì)數(shù)法(b)對50 ns時(shí)間間隔信號測試結(jié)果Fig.7 Test results of 50 ns time interval signal by digital interpolation(a)and direct counting(b)

圖8 數(shù)字內(nèi)插法(a)與直接計(jì)數(shù)法(b)對90 ns時(shí)間間隔信號測試結(jié)果Fig.8 Test results of 90 ns time interval signal by digital interpolation(a)and direct counting(b)

2.2 誤差分析與處理方法

TDC電路主要誤差來源包括量化誤差、時(shí)鐘抖動等,以及在上述測試中出現(xiàn)的異常值情況。經(jīng)過分析,其原因在于待測時(shí)序信號上升沿鎖存分相時(shí)鐘電平狀態(tài)時(shí),恰好碰到計(jì)數(shù)時(shí)鐘邊沿,造成了一個(gè)時(shí)鐘周期的計(jì)算誤差。此類誤差可以通過多次測量取平均數(shù)或中位數(shù)來降低,兩種方法處理后三次測試數(shù)據(jù)對比如圖9–11所示。處理前后的測試數(shù)據(jù)經(jīng)測量不確定度分析結(jié)果如表2所示。

圖9 平均數(shù)處理(a)與中位數(shù)處理(b)后5 ns時(shí)間間隔信號測試結(jié)果Fig.9 Test results of 5 ns time interval signal after average processing(a)and median processing(b)

表2 測量不確定度分析Table 2 Test uncertainty analysis

圖10 平均數(shù)處理(a)與中位數(shù)處理(b)后50 ns時(shí)間間隔信號測試結(jié)果Fig.10 Test results of 50 ns time interval signal after average processing(a)and median processing(b)

圖11 平均數(shù)處理(a)與中位數(shù)處理(b)后90 ns時(shí)間間隔信號測試結(jié)果Fig.11 Test results of 90 ns time interval signal after average processing(a)and median processing(b)

分析可知,直接使用數(shù)字內(nèi)插技術(shù)獲取的測試結(jié)果測量不確定度小于0.2 ns,平均數(shù)與中位數(shù)處理均可以避免隨機(jī)誤差導(dǎo)致的異常值出現(xiàn),測量不確定度減小到0.1 ns以下。同時(shí)還發(fā)現(xiàn),隨著樣本值的增大,測量不確定度也逐漸上升,經(jīng)分析是因?yàn)榇郎y信號穩(wěn)定性降低,所以內(nèi)部延遲單元產(chǎn)生信號源不適合較大樣本值的測試。

3 結(jié) 論

采用FPGA中PLL資源對地面檢測系統(tǒng)中時(shí)序信號測量電路的時(shí)鐘進(jìn)行倍頻與移相,實(shí)現(xiàn)了基于移相時(shí)鐘數(shù)字內(nèi)插技術(shù)的TDC電路,并獲得了0.2 ns的分辨率,檢測精度高、靈活性好、占用資源少,滿足了航天載荷之間同步信號測試的性能要求。此外,最小分辨率主要受到FPGA器件等級的限制,在更高要求的使用場合中,使用更高等級的器件將獲得更高的精度。