基于FPGA的四象限探測(cè)器信號(hào)處理板設(shè)計(jì)

田 靜,馬 偉,盧曉東

(1.寧夏大學(xué)新華學(xué)院,寧夏 銀川 750021；2.西北工業(yè)大學(xué)航天學(xué)院精確制導(dǎo)與控制研究所,陜西 西安 710072)

1 引 言

現(xiàn)代戰(zhàn)爭(zhēng)強(qiáng)調(diào)精確打擊,激光制導(dǎo)武器因具有打擊精度高、成本低、抗干擾性能好等優(yōu)點(diǎn),成為各國(guó)競(jìng)相研制的重點(diǎn)技術(shù)領(lǐng)域[1-2]。目前激光制導(dǎo)武器中大多采用半主動(dòng)激光制導(dǎo)方式,其主要由帶導(dǎo)引頭的彈體、發(fā)射平臺(tái)和激光目標(biāo)指示器構(gòu)成[1]。隨著技術(shù)發(fā)展,導(dǎo)引頭和激光目標(biāo)指示器都在不斷地朝著通用化、標(biāo)準(zhǔn)化、系列化、小型化及多功能方向發(fā)展,對(duì)激光半主動(dòng)導(dǎo)引頭提出了新的挑戰(zhàn)[2]。導(dǎo)引頭的主要功能是精確提取回波信號(hào)進(jìn)行目標(biāo)位置解算,形成制導(dǎo)指令,導(dǎo)引激光制導(dǎo)武器實(shí)現(xiàn)精確打擊[3-5],其工作狀態(tài)直接決定武器系統(tǒng)的精度[6]。在激光通信中,常用的位置敏感器件有位置靈敏探測(cè)器(Position Sensitive Detector,PSD)、電荷耦合器件(Charge-coupled Device,CCD)和四象限探測(cè)器(Four-quadrant detector,4-QD),PSD簡(jiǎn)單可靠,但分辨率較低；CCD線性度較好,但驅(qū)動(dòng)電路復(fù)雜、信號(hào)不連續(xù)；四象限探測(cè)器[3-4]因體積小、靈敏度高、抗干擾性強(qiáng)成為優(yōu)選[7]。四象限探測(cè)器主要負(fù)責(zé)搜索和捕獲由激光器經(jīng)目標(biāo)漫反射后的回波信號(hào),傳給后續(xù)信號(hào)處理電路,進(jìn)行目標(biāo)位置解算。

常用的光斑位置解算算法是和差比幅法[3-4],需獲取四象限峰值電壓信號(hào)。由于使用FPGA實(shí)現(xiàn)數(shù)字尋峰需要采樣全波形,對(duì)ADC采樣率要求較高[8],因此需要實(shí)現(xiàn)模擬尋峰。目前實(shí)現(xiàn)峰值保持功能有多種電路結(jié)構(gòu)和模塊。但存在電路結(jié)構(gòu)復(fù)雜、跟隨性差、轉(zhuǎn)換速率慢[9]、封裝大、成本高、功耗大以及需要輔助電路等不足之處。本設(shè)計(jì)針對(duì)四象限探測(cè)器輸出信號(hào)特點(diǎn),設(shè)計(jì)一款基于FPGA的信號(hào)處理板,設(shè)計(jì)核心是峰值檢測(cè)模塊(Peak Detector,PKD),獲取信號(hào)峰值電壓信息,確定光斑中心相對(duì)于探測(cè)器中心位置的偏移量。

2 電子學(xué)設(shè)計(jì)

2.1 總體結(jié)構(gòu)

緊靠四象限探測(cè)器的前端板,其主要功能是對(duì)探測(cè)器輸出信號(hào)進(jìn)行預(yù)處理(電流信號(hào)轉(zhuǎn)換成電壓信號(hào)),且增益可調(diào)(兩檔增益)。針對(duì)前端板輸出脈沖信號(hào)特點(diǎn)(有效周期為20 Hz,有效值為0.1～4 V,標(biāo)稱值為3.7 V,上升沿為200～300 ns,下降沿為2 μs)及導(dǎo)引頭小型化需求設(shè)計(jì)信號(hào)處理板,設(shè)計(jì)指標(biāo)為:峰值檢測(cè)偏差<5 %,通道一致性>90 %。

信號(hào)處理板的作用是對(duì)前端板輸出的四路信號(hào)進(jìn)行模擬調(diào)理,獲取信號(hào)峰值信息,解算出目標(biāo)位置。為了精確獲取某一時(shí)刻光斑位置,需同時(shí)獲取四路峰值電壓信號(hào)[10],即保證采樣同步性和增益一致性,可通過(guò)“等長(zhǎng)布線+四路ADC并行采樣+同步觸發(fā)”來(lái)實(shí)現(xiàn)。多通道ADC一般有內(nèi)部同步機(jī)制,通道間共用一個(gè)采樣時(shí)鐘,因此優(yōu)先選擇雙通道或四通道ADC；為了保證增益一致性,四路探測(cè)器信號(hào)須經(jīng)過(guò)相同的模擬調(diào)理電路；ADC采用觸發(fā)機(jī)制,當(dāng)有觸發(fā)信號(hào)到來(lái)時(shí),ADC開始采樣,因此需要四路同步觸發(fā)。

信號(hào)處理板整體設(shè)計(jì)框圖如圖1所示,以FPGA芯片為主控核心,四象限探測(cè)器前端板輸出信號(hào)經(jīng)濾波之后,分成兩路,一路輸入至PKD模塊,一路輸入至觸發(fā)模塊。PKD模塊自動(dòng)捕獲峰值電壓并保持。當(dāng)探測(cè)器四路信號(hào)累加幅值大于閾值電壓時(shí),產(chǎn)生觸發(fā)信號(hào)(Trigger)。觸發(fā)信號(hào)經(jīng)過(guò)FPGA同步、展寬之后,觸發(fā)ADC開始采樣、實(shí)現(xiàn)模數(shù)變換,取其中前八個(gè)采樣點(diǎn)求均值作為峰值。最后,根據(jù)光斑位置解算算法,計(jì)算出光斑中心在x、y方向上的偏移量傳輸給飛控板。

圖1 處理板整體設(shè)計(jì)框圖Fig.1 Design framework of the processing board

當(dāng)峰值保持時(shí)間達(dá)到50 μs(假設(shè)峰保時(shí)間是50 μs)之后,FPGA產(chǎn)生復(fù)位信號(hào)(RST),使PKD模塊復(fù)位,形成泄放回路,保持電容放電,在下一個(gè)觸發(fā)信號(hào)到來(lái)之前,復(fù)位信號(hào)失效,PKD模塊進(jìn)入自動(dòng)尋峰模式。復(fù)位信號(hào)脈寬可根據(jù)探測(cè)器信號(hào)頻率、幅值進(jìn)行調(diào)整。在保證峰值保持時(shí)間足夠的情況下,復(fù)位信號(hào)寬度越寬越好,最好在下一次脈沖到來(lái)之時(shí)失效,這樣可避免干擾信號(hào)等非有效信號(hào)引起PKD模塊誤工作(保持電容充電),致使干擾信號(hào)等疊加在有效信號(hào)之上,影響測(cè)量結(jié)果。為了防止噪聲等引起誤觸發(fā),應(yīng)以最小有效信號(hào)為基準(zhǔn)設(shè)定觸發(fā)模塊閾值電壓。

2.2 峰值檢測(cè)模塊(PKD)設(shè)計(jì)

峰值檢測(cè)模塊的作用是對(duì)輸入信號(hào)的峰值進(jìn)行提取并保持,主要有電壓型和跨導(dǎo)型兩種[11]。電壓型主要由電壓運(yùn)放、檢測(cè)二極管、保持電容和電壓緩沖器組成[11]。本設(shè)計(jì)采用電壓型方案來(lái)實(shí)現(xiàn)峰值檢測(cè)及保持,電路原理如圖2所示。經(jīng)過(guò)PSpice仿真,運(yùn)放選擇ADI公司的ADA4891芯片(供電電壓2.7 V～5.5 V,雙通道、軌對(duì)軌),二極管選用EFM106。當(dāng)輸入電壓值大于前一時(shí)刻輸入電壓值時(shí),二極管導(dǎo)通,輸出電壓加在保持電容兩端,保持電容迅速充電；當(dāng)輸入電壓值小于前一時(shí)刻輸入電壓值時(shí),二極管反向截止,此時(shí)保持電容兩端電壓基本保持不變。即峰值到來(lái)之前,二極管導(dǎo)通,保持電容電壓跟隨輸入電壓；峰值到來(lái)后,二極管截止,保持電容電壓維持峰值電壓[9,12]。峰值保持50 μs后,復(fù)位信號(hào)有效,觸發(fā)模擬開關(guān)閉合,形成泄放回路,保持電容電荷完全泄放后變成零電位,等待下一個(gè)輸入信號(hào)到來(lái)。模擬開關(guān)選擇ADI公司的ADG801(0.25 Ω的導(dǎo)通電阻,35 ns導(dǎo)通時(shí)間,0.01 μW功耗)。

圖2 峰值檢測(cè)原理圖Fig.2 Schematic diagram of peak detector

保持電容的選擇至關(guān)重要。保持電容需要滿足兩點(diǎn)要求:絕緣電阻足夠大,防止電荷泄漏；介質(zhì)吸附效應(yīng)小[11,13]。在高頻電路中電容介質(zhì)吸附效應(yīng)會(huì)影響電容電壓上升速度,所以須選擇吸附效應(yīng)小的電容,如聚丙烯薄膜電容(CBB)、聚苯乙烯電容(CB)等。通過(guò)PSpice仿真,確定保持電容容值為30 nF,峰值下垂速率約為8 mV/μs。在實(shí)際電路調(diào)試中,依次將保持電容替換為不同類型不同容值的電容,如1 nF、10 nF、20 nF、30 nF和40 nF的聚丙烯薄膜電容(CBB)、聚苯乙烯電容(CB)進(jìn)行性能對(duì)比,測(cè)試結(jié)果表明保持電容取聚丙烯薄膜30 nF時(shí)保持性能和跟隨性能最優(yōu),與仿真結(jié)果一致。

2.3 觸發(fā)模塊設(shè)計(jì)

在本設(shè)計(jì)中,利用“DAC+比較器”來(lái)產(chǎn)生觸發(fā)信號(hào),原理如圖3所示。以最小信號(hào)為基準(zhǔn),通過(guò)FPGA配置DAC設(shè)定閾值。當(dāng)四路信號(hào)累加幅值大于閾值電壓,比較器輸出跳變,作為脈沖信號(hào)出現(xiàn)的標(biāo)志信號(hào)。DAC選擇ADI公司的AD5321芯片(12 bit,2線接口,最高速率400 kHz),由基準(zhǔn)電源提供輸入?yún)⒖茧妷骸１容^器選用ADI公司的ADCMP602芯片(軌到軌輸出,遲滯特性,3.5 ns延遲,10 mW功耗)。在本設(shè)計(jì)中,不需要精確獲取峰值出現(xiàn)時(shí)刻,待信號(hào)峰值穩(wěn)定后ADC采樣即可。峰值保持時(shí)間達(dá)到50 μs后,關(guān)閉模擬開關(guān),保持電容開始泄放,大約10 ms之后斷開模擬開關(guān)(脈沖周期為50 ms,因此在下一個(gè)脈沖到來(lái)之前模擬開關(guān)斷開即可),等待下一個(gè)脈沖信號(hào)到來(lái)。

圖3 觸發(fā)模塊原理圖Fig.3 Schematic diagram of trigger module

2.4 FPGA邏輯設(shè)計(jì)

本設(shè)計(jì)中的邏輯由硬件語(yǔ)言Verilog HDL實(shí)現(xiàn)。在FPGA內(nèi),主要實(shí)現(xiàn)芯片配置、ADC串并轉(zhuǎn)換、光斑位置解算及數(shù)據(jù)封裝和傳輸,如圖4所示。具體工作流程如下:(1)信號(hào)處理板上電后,完成系統(tǒng)初始化(復(fù)位、DAC配置、時(shí)鐘扇出等),進(jìn)入待機(jī)模式；(2)當(dāng)處理板收到飛控板發(fā)來(lái)的握手指令后予以應(yīng)答,進(jìn)入就緒模式；(3)當(dāng)處理板接收到飛控板發(fā)來(lái)的啟動(dòng)命令后進(jìn)入工作模式對(duì)信號(hào)進(jìn)行解碼,產(chǎn)生OpenGate信號(hào)；(4)當(dāng)處理板接收到Trigger信號(hào)后,觸發(fā)ADC開始采樣；(5)四路ADC數(shù)據(jù)經(jīng)串并轉(zhuǎn)換后,利用和差比幅算法解算出偏移量,最后將所有數(shù)據(jù)封裝打包由RS422接口上傳至飛控板。當(dāng)峰值電壓接近最大值時(shí),預(yù)示著信號(hào)即將飽和,處理板經(jīng)RS422接口發(fā)送增益控制信號(hào)至探測(cè)器前端板。前端板會(huì)進(jìn)一步衰減探測(cè)器信號(hào)至合適的量程。

圖4 FPGA數(shù)據(jù)處理邏輯框圖Fig.4 Block diagram of FPGA data processing logic

3 主要性能測(cè)試與討論

3.1 輸入輸出特性

在測(cè)試時(shí),信號(hào)源脈沖信號(hào)經(jīng)慢成形模塊整形為準(zhǔn)高斯波形,用來(lái)模擬激光器信號(hào),以作為處理板PKD模塊的輸入信號(hào)。PKD模塊四通道輸入輸出特性曲線如圖5所示,各通道的轉(zhuǎn)換系數(shù)、最大相對(duì)誤差及通道一致性列于表1。

圖5 PKD模塊輸入輸出特性曲線Fig.5 The input-output characteristic curve of PKD

表1 PKD 模塊各通道的轉(zhuǎn)換系數(shù)、最大相對(duì)誤差及通道一致性

從測(cè)試結(jié)果可知,PKD模塊四通道輸出信號(hào)隨輸入信號(hào)呈線性變化,四通道最大相對(duì)誤差小于4 %,可見各通道峰值保持輸出與輸入有極好的線性度,且各通道一致性(以通道一為基準(zhǔn))大于98 %?？赏ㄟ^(guò)后續(xù)標(biāo)定和多次采樣求平均值的方法修正峰值結(jié)果。

3.2 性能對(duì)比

3.2.1 PKD模塊與AD684芯片性能對(duì)比

為了定性了解PKD模塊性能,將其與ADI公司的采樣保持放大器AD684芯片進(jìn)行性能對(duì)比。測(cè)試時(shí),信號(hào)源脈沖信號(hào)經(jīng)慢成形模塊,整形為準(zhǔn)高斯波形信號(hào)模擬激光器信號(hào),扇出兩路分別引入至PKD模塊和AD684芯片,觀察兩者輸出的峰值信號(hào)。AD684芯片需要外部輸入S/H(高電平采樣,低電平保持)信號(hào),測(cè)試時(shí)用信號(hào)源另一個(gè)通道產(chǎn)生。為了精確捕獲峰值,S/H信號(hào)下降沿須與輸入信號(hào)峰值時(shí)刻對(duì)齊,S/H低電平寬度設(shè)為100 μs(即峰值保持時(shí)間為100 μs)。圖6為PKD模塊與AD684芯片性能對(duì)比結(jié)果,從圖中可知,PKD模塊峰保持效果與AD684芯片相當(dāng),且PKD模塊輸出噪聲更小。其它方面的性能對(duì)比如表2所示。

圖6 PKD模塊與AD684芯片性能對(duì)比Fig.6 Performance comparison between PKD and AD684 chip

表2 PKD模塊與AD684芯片性能對(duì)比

3.2.2 PKD模塊與某導(dǎo)引頭信號(hào)處理板峰檢模塊性能對(duì)比

為了進(jìn)一步了解PKD模塊的性能,將探測(cè)器兩路輸出信號(hào)分別引入至PKD模塊和某導(dǎo)引頭信號(hào)處理板峰檢模塊(峰保持時(shí)間為100 μs),觀察兩峰檢模塊保持性能。從圖7(a)、(b)可知,兩峰檢測(cè)模塊輸出峰值信號(hào)相對(duì)于原始信號(hào)峰值都有一定下降,但PKD模塊峰值信號(hào)下降值更少,即更接近于真實(shí)峰值；從圖7(c)可知,兩峰檢測(cè)模塊的噪聲均小于原始輸入噪聲,表明兩者均能有效濾除大部分高頻噪聲,改善系統(tǒng)電子學(xué)性能。

圖7 PKD模塊與某導(dǎo)引頭信號(hào)處理板峰檢測(cè)模塊性能對(duì)比Fig.7 Performance comparison between the PKD and the peakdetector of the signal board of seeker

3.3 角分辨率測(cè)試

將探測(cè)器、前端板和處理板安裝在導(dǎo)引頭機(jī)械外殼中,固定在轉(zhuǎn)臺(tái)上。利用小型激光器做光源,將激光器在反射平板上的光點(diǎn)對(duì)準(zhǔn)導(dǎo)引頭中心點(diǎn)。由于導(dǎo)引頭未進(jìn)行光學(xué)聯(lián)調(diào),且光源到導(dǎo)引頭的距離只有2～3 m,因此本次測(cè)試只能定性觀察處理板的穩(wěn)定性和角分辨能力。

首先,通過(guò)調(diào)整轉(zhuǎn)臺(tái)的俯仰、偏航和滾轉(zhuǎn)三個(gè)角度,找到x、y方向偏移量為0的位置,即中心位置；繼續(xù)調(diào)整轉(zhuǎn)臺(tái)角度,找到象限位置。接著,從中心位置開始以1°或0.5°為單位逐漸增加方位角,觀察x、y方向的偏移量,一直增加至10°,再開始回退,以1°或0.5°為單位逐漸減小方位角。通過(guò)該測(cè)試,可同時(shí)觀察處理板的角分辨能力和穩(wěn)定性。從圖8可知,處理板穩(wěn)定性較好,最小可分辨0.5°的偏轉(zhuǎn)。

圖8 角分辨率定性測(cè)試Fig.8 The test of angular resolution

4 結(jié) 論

本文介紹了一款基于FPGA芯片自主設(shè)計(jì)的四象限探測(cè)器信號(hào)處理板,其核心是PKD模塊。經(jīng)電子學(xué)測(cè)試,四通道峰保持輸出與輸入具有極好的線性關(guān)系,最大相對(duì)誤差小于4 %,通道一致性大于98 %,滿足四象限探測(cè)器前端板讀出電子學(xué)設(shè)計(jì)需求。與其它兩款峰檢測(cè)模塊進(jìn)行性能對(duì)比,發(fā)現(xiàn)本PKD模塊性能良好:單電源供電(+5 V)、量程為100 mV～4 V、低噪聲、低功耗、低成本、自動(dòng)尋峰并保持、通道數(shù)可擴(kuò)展、峰保持時(shí)間可調(diào),初步測(cè)試角分辨率為0.5°,表明該設(shè)計(jì)合理。對(duì)于更窄的脈沖,一方面可以調(diào)整保持電容和泄放電阻的參數(shù),另一方面也可在PKD模塊前加一級(jí)慢成形電路。利用慢成形電路可將過(guò)窄的脈沖波形整形為百納秒量級(jí)準(zhǔn)高斯波形,降低后續(xù)電路的設(shè)計(jì)難度。為了簡(jiǎn)化設(shè)計(jì),可用有源濾波器替換無(wú)源CR-(RC)n濾波成形電路,用較少的元件實(shí)現(xiàn)更多的積分,使輸出波形更接近高斯波形；可獲得共軛復(fù)數(shù)極點(diǎn),改善濾波成形電路的性能[14]。