一種基于e-Flash工藝的DDS電路設(shè)計(jì)

王碩

（中國(guó)電子科技集團(tuán)公司第十三研究所 河北省石家莊市 050001）

隨著通信設(shè)備系統(tǒng)的發(fā)展，對(duì)于信號(hào)的中頻的頻率提出了更高的要求，對(duì)更定制，數(shù)字化，支持多種調(diào)制模式的頻率合成器需求日益旺盛，目前國(guó)內(nèi)設(shè)計(jì)數(shù)字頻率合成器，其DDS（Direct Digital Synthesizer）中的DAC（Digital to Analog Converter）采樣頻率要求在100MHz 以上。數(shù)字頻率合成器的原理簡(jiǎn)圖如圖1 所示。

圖1：數(shù)字頻率合成器的原理簡(jiǎn)圖

基于鎖相環(huán)頻率源模塊，其跳頻速度和調(diào)制模式無法滿足日益發(fā)展的通信系統(tǒng)需求，因此為了滿足對(duì)更多形狀的時(shí)鐘進(jìn)行直接合成，提高性能指標(biāo)，隨著數(shù)?；旌想娐饭に嚨陌l(fā)展，數(shù)字頻率合成器應(yīng)運(yùn)而生。目前DDS 可以實(shí)現(xiàn)正弦波，三角波，鋸齒波，方波，掃頻，調(diào)幅，快速調(diào)頻，捷變頻等多種功能[1]。

1 e-Flash工藝

近年來，隨著CMOS 電路尺寸的不斷減小，性能逐步提升，與模擬、射頻、存儲(chǔ)器等擁有了更高的集成度。相比于Ⅲ-Ⅴ族化合物工藝，現(xiàn)在e-Flash 工藝可以實(shí)現(xiàn)射頻電路、DDS 數(shù)字電路，ROM（Read-Only Memory）查找表電路，DAC 等模擬電路的一片式集成，從而有效的降低成本，同時(shí)可以實(shí)現(xiàn)高密度的存儲(chǔ)器陣列，從而實(shí)現(xiàn)高性能的DDS 電路設(shè)計(jì)。為了應(yīng)對(duì)高集成度的要求，需要將MCU（Micro Controller Unit）和DDS 電路進(jìn)行單片集成，而MCU 必須使用Flash 作為可編程存儲(chǔ)器，因此必須設(shè)計(jì)一款基于e-Flash 工藝的DDS 電路，以便提高系統(tǒng)的集成度，為后期系統(tǒng)的單片化，SoC（System on Chip）做準(zhǔn)備。

本文所使用的e-Flash 工藝提供了6 層金屬，4 層多晶硅柵，提供了淺槽隔離和深槽隔離來降低襯底之間的耦合，工藝還提供了頂層的厚金屬，可實(shí)現(xiàn)高Q 值電感、多層金屬板電容和多晶硅電阻等無源器件，同時(shí)支持ROM 存儲(chǔ)器等設(shè)計(jì)。本文采用e-Flash 工藝設(shè)計(jì)了一款可生成三角波，正弦波，鋸齒波，并帶有調(diào)頻、調(diào)幅、調(diào)相等多種功能的DDS 芯片，最高工作頻率500MHz，模擬部分功耗34mA，數(shù)字部分功耗1mA/10MHz，芯片面積2*2 mm2。

2 存儲(chǔ)器設(shè)計(jì)與應(yīng)用

由于ROM 存儲(chǔ)器的尺寸直接取決于存儲(chǔ)器的內(nèi)容，為了適配14Bit DAC，ROM 表中存儲(chǔ)的數(shù)據(jù)位寬為14Bit。本工藝的ROM存儲(chǔ)器，在全溫下工作最差讀取延時(shí)為3.5ns，因此為了滿足延時(shí)的要求，需要使用2 塊存儲(chǔ)器進(jìn)行分時(shí)讀取，每塊存儲(chǔ)器的工作頻率為250MHz[2]。

對(duì)存儲(chǔ)器進(jìn)行編碼，在奇數(shù)周期讀取1 號(hào)存儲(chǔ)器數(shù)據(jù)，在偶數(shù)周期讀取2 號(hào)存儲(chǔ)器數(shù)據(jù)，通過時(shí)分復(fù)用技術(shù)，將之前電路的工作頻率提高到原來的2 倍[3]。

3 數(shù)字信號(hào)發(fā)生器設(shè)計(jì)

根據(jù)信號(hào)處理的需求，本文設(shè)計(jì)了兩種工作模式，單頻點(diǎn)模式下產(chǎn)生需要頻率功率信號(hào)，斜坡模式下產(chǎn)生所需掃描信號(hào)。

通過內(nèi)置的數(shù)字斜坡信號(hào)發(fā)生器，可以實(shí)現(xiàn)幅度掃描，頻率掃描，相位掃描。在本芯片設(shè)計(jì)中，為了方便配置，其掃描方向、起終點(diǎn)、掃描步長(zhǎng)等均可通過寄存器配置，方便使用。

3.1 點(diǎn)頻模式

通過上位機(jī)配置頻率控制字(Frequency Control Words, FCW)，相位控制字(Phase Control Words, PCW)，幅度控制字(Amplitude Control Words, ACW)對(duì)電路輸出的頻率，相位，幅度進(jìn)行調(diào)整。

其中參考時(shí)鐘為Fref，PCW 用于控制正弦信號(hào)的起始相位，幅度控制位用于調(diào)整幅度范圍。

其功能框圖如圖2 所示。

圖2：DDS 核設(shè)計(jì)框圖

DDS 核心電路是累加器，通過優(yōu)化高速累加器的電路結(jié)構(gòu)，使用高速并行加法器，成功實(shí)現(xiàn)了在0.13um 工藝上的單通道累加器運(yùn)行在500MHz 的時(shí)鐘下。

3.2 斜坡模式

芯片內(nèi)部集成了數(shù)字斜坡信號(hào)發(fā)生器，可以自由設(shè)置斜坡掃描的起點(diǎn)，終點(diǎn)的頻率、相位、幅度。其中內(nèi)部寄存器均可通過串口通信進(jìn)行配置。其框圖如圖3 所示。

圖3：數(shù)字斜坡發(fā)生器框圖

4 反Sinc濾波器設(shè)計(jì)

被采樣的載波數(shù)據(jù)流是內(nèi)置數(shù)模轉(zhuǎn)換器（DAC）的輸入信號(hào)。由于DAC 輸出信號(hào)固有的零階保持特性效應(yīng)，DAC 的輸出頻譜會(huì)被SIN(x)/x(或Sinc)包絡(luò)整形，由于其波形已知，所以可以對(duì)Sinc包絡(luò)進(jìn)行補(bǔ)償。如果不進(jìn)行補(bǔ)償，則在第一奈奎斯特區(qū)間，對(duì)于設(shè)置為同樣峰峰值的電壓信號(hào)，輸出信號(hào)頻率在0.5 倍采樣率其功率會(huì)下降3dB，影響信號(hào)功率平坦度。

此包絡(luò)恢復(fù)功能由DAC 模塊前的反Sinc 濾波器實(shí)現(xiàn)。反Sinc濾波器的作用相當(dāng)于數(shù)字FIR 濾波器。其響應(yīng)特性非常接近反Sinc包絡(luò)。

通過反SINC 濾波功能。濾波器通過改變輸入DAC 的數(shù)據(jù)，確保對(duì)Sinc 包絡(luò)進(jìn)行補(bǔ)償，以避免頻譜失真。

5 測(cè)試結(jié)果

芯片在標(biāo)準(zhǔn)e-Flash 工藝廠進(jìn)行流片測(cè)試，流片所選工藝節(jié)點(diǎn)為0.13um 工藝，所選金屬層數(shù)為6 層。在基準(zhǔn)電路開啟條件下，模擬部分電流為34mA。通過信號(hào)源為芯片提供400MHz 的時(shí)鐘，芯片工作在400MHz 時(shí)，數(shù)字部分電流為40mA。

單頻點(diǎn)模式下，可以輸出單頻點(diǎn)正弦信號(hào)通過頻譜儀分析后的信號(hào)如圖4 所示。

圖4：寬帶SFDR 測(cè)試圖

輸入時(shí)鐘500MHz，輸出頻率201MHz 時(shí)，窄帶無雜散動(dòng)態(tài)范圍為-90dBc。如圖5 所示。

圖5：相位噪聲測(cè)試結(jié)果

輸入時(shí)鐘500MHz，輸出頻率201MHz 時(shí)，相位噪聲約-135dBc/Hz@10KHz。

6 結(jié)論

本文基于e-Flash 工藝，設(shè)計(jì)了一款用于SoC 系統(tǒng)的DDS 芯片。測(cè)試顯示，在時(shí)鐘500MHz，輸出201MHz 的頻率時(shí)，功率可覆蓋0-8dBm，SFDR 范圍為-53dBc，窄帶（+/-250KHz）SFDR 為-90dBc。本芯片已在系統(tǒng)中得到了的應(yīng)用，完全滿足了系統(tǒng)對(duì)數(shù)字頻率合成的指標(biāo)要求，可以滿足全溫范圍的工作，未來將繼續(xù)展開多通道芯片的設(shè)計(jì)和多芯片的同步功能開發(fā)。