連續(xù)時間級聯(lián)∑-Δ調(diào)制器的系統(tǒng)綜合設(shè)計

史宜巧，趙 輝

(1.江蘇電子信息職業(yè)學(xué)院 智能制造學(xué)院，江蘇 淮安 223003;2.河北工程大學(xué) 信息與電氣工程學(xué)院，河北 邯鄲 056038)

0 引言

日益縮小的CMOS形體尺寸引發(fā)了集成電路設(shè)計的革命。由于關(guān)鍵設(shè)計能力仍嚴(yán)重滯后，使得設(shè)計成本快速增長；對于模擬和/或混合信號設(shè)計，由于諸多原因，設(shè)計開發(fā)更加困難，最重要的是缺乏商業(yè)計算機輔助設(shè)計工具和方法來有效支持設(shè)計。

高速無線和有線通信終端一般要求寬帶模/數(shù)變換器(Analog-to-Digital Converters,ADCs)能夠?qū)?0 MHz寬帶信號數(shù)字化，且具有超過12位的有效分辨率和功耗最低，其中∑-Δ調(diào)制器是實現(xiàn)這些性能指標(biāo)的關(guān)鍵；目前大多數(shù)∑-Δ調(diào)制器都采用離散(Discrete-Time,DT)電路實現(xiàn)，而寬帶數(shù)據(jù)通信系統(tǒng)推動了連續(xù)時間(Continuous-Time,CT)∑-Δ調(diào)制器的使用。CT ∑-Δ調(diào)制器除了顯示出固有的抗混疊濾波優(yōu)勢之外，還可以提供比相應(yīng)的DT ∑-Δ調(diào)制器更快的運算速度和更低的功耗，而且對于一些電路誤差(如時鐘抖動、過回路延遲和工藝參數(shù)變化)來說，CT ∑-Δ調(diào)制器比DT ∑-Δ調(diào)制器更靈敏；其中工藝參數(shù)變化對于級聯(lián)結(jié)構(gòu)的實現(xiàn)尤為重要，這也是現(xiàn)有大多數(shù)硅原型中采用單回路拓撲的原因[1]。盡管單回路CT拓撲比級聯(lián)CT拓撲對工藝過程的變化可能有更低的靈敏度要求，但級聯(lián)CT拓撲的高穩(wěn)定性使得它們對高分辨率和高信號帶寬特別有吸引力[2],需要針對CT級聯(lián)∑-Δ調(diào)制器這類電路的設(shè)計方法進行研究。

目前，大多數(shù)系統(tǒng)設(shè)計方法和工具都針對DT ∑-Δ調(diào)制器[3-5]。一方面是由于它們的廣泛采用;另一方面是因為它們更容易實現(xiàn)。

針對CT ∑-Δ 調(diào)制器的設(shè)計方法和工具開發(fā)也得到了研究[6-11]。文獻[6]基于數(shù)學(xué)方法和內(nèi)部塊的行為建模，提出了一種具有噪聲整形的CT ∑-Δ調(diào)制器設(shè)計，在系統(tǒng)級和行為電路級上實現(xiàn)了一種補償超循環(huán)延遲的4-階單回路CT ∑-Δ調(diào)制器，具有78 dB的信噪比(Signal to Noise Ratio,SNR)；文獻[7]提出了一種混合式CT Sigma-Delta調(diào)制器，并分析了系統(tǒng)中的運放有限增益帶寬積、積分常數(shù)變化、環(huán)路延時和比較器失調(diào)等非理想因素；文獻[8]提出了一種新的方法來分析時鐘抖動對連續(xù)時間Σ-Δ調(diào)制器性能的影響，實際實例應(yīng)用表明了預(yù)測與數(shù)值仿真之間的良好匹配；文獻[9]為了降低連續(xù)時間Σ-Δ調(diào)制器的帶內(nèi)噪聲，基于跳頻技術(shù)建立了一種抗混疊模型，然后利用該模型導(dǎo)出了給定的非重疊持續(xù)時間的帶內(nèi)噪聲和抗混疊的解析表達式，通過仿真驗證了所得結(jié)果；文獻[10]設(shè)計了一個真分式噪聲傳遞函數(shù)使調(diào)制器所允許的最大環(huán)路延時提升至2個時鐘周期，采用高能效的逐次逼近型ADC作為內(nèi)部量化器，并采用Matlab綜合出真分式噪聲傳遞函數(shù)，基于Simulink仿真平臺建模了反饋-前饋混合結(jié)構(gòu)的三階調(diào)制器結(jié)構(gòu)；文獻[11]基于Matlab/Simulink平臺提出了一種∑-Δ變換器設(shè)計方法來找到合適的拓撲結(jié)構(gòu)和塊級規(guī)范，并采用這種方法實現(xiàn)了一個16位、250 kHz信號帶寬的開關(guān)電容∑-Δ變換器；文獻[12]提出了一種SATA Ⅲ的6 GHz Sigma-Delta小數(shù)分頻擴頻時鐘產(chǎn)生器的設(shè)計，克服了整數(shù)分頻器擴頻時鐘產(chǎn)生器的缺點,較好地滿足了SATA Ⅲ的要求；文獻[13]針對Sigma-Delta ADC實現(xiàn)高精度和降低系統(tǒng)功耗問題，對二階Sigma-Delta調(diào)制器的非理想因素進行數(shù)學(xué)建模分析，并利用SDtoolbox進行了仿真驗證，對調(diào)制器進行了電路級設(shè)計。結(jié)果表明，調(diào)制器輸出信號的帶內(nèi)信噪比為83.5 dB，總功耗為1.8 mW。

本文針對CT級聯(lián)∑-Δ調(diào)制器提出的完整系統(tǒng)綜合設(shè)計方法，其創(chuàng)新點在于通過設(shè)計空間探索和傳輸規(guī)范構(gòu)建起成本函數(shù)來獲得滿足調(diào)制器性能指標(biāo)的可選體系結(jié)構(gòu)的集合，從而得到滿足調(diào)制器性能指標(biāo)的不同構(gòu)建模塊的非理想性的最大值，并通過實驗結(jié)果驗證了所提出設(shè)計方法的有效性。

1 系統(tǒng)綜合設(shè)計原理概述

本文提出的系統(tǒng)綜合設(shè)計過程原理如圖1所示，設(shè)計流程主要包括3個階段：結(jié)構(gòu)綜合、高級尺寸調(diào)整和電路級尺寸調(diào)整。

圖1 綜合設(shè)計過程原理Fig.1 Principles of synthetical design process

在結(jié)構(gòu)綜合設(shè)計階段，設(shè)計空間探索和傳輸規(guī)范依賴于某種性能評估(例如在某種抽象層次上采用建模方程和行為仿真)與優(yōu)化器的交互。這個過程的重要部分是合適的成本函數(shù)構(gòu)建，它是對設(shè)計與目標(biāo)性能的一致性程度的量化，也是求解成本函數(shù)的一種快速而準(zhǔn)確的方法，以及在設(shè)計空間上生成后續(xù)推動力的有效技術(shù)。

其中的優(yōu)化核心有2個步驟：第一步是應(yīng)用全局優(yōu)化技術(shù)，第二步是采用具體技術(shù)進行局部優(yōu)化[11-12]。

優(yōu)化問題從數(shù)學(xué)上表述為：

(1)

式中，yi(x)為第i個設(shè)計目標(biāo)的值(如最小化功耗)；yj(x)為第j個設(shè)計約束的值(如信噪比大于70 dB)；Yj為這種設(shè)計規(guī)范的目標(biāo)值；x為設(shè)計變量向量。設(shè)計目標(biāo)、設(shè)計約束和變量依賴于實際的優(yōu)化任務(wù)。例如，塊非理想性(如放大器增益)是高級尺寸調(diào)整的設(shè)計變量，但卻是電路級尺寸調(diào)整的設(shè)計約束。設(shè)計約束定義了有效設(shè)計的集合(也稱為可行性設(shè)計空間)，而設(shè)計目標(biāo)(如功耗或面積占用)是對設(shè)計的最優(yōu)性進行表征，并給出有效解決方案之間的權(quán)衡；尺寸調(diào)整機制是通過采用單一成本函數(shù)進行優(yōu)化的。對于設(shè)計空間中不滿足設(shè)計約束的點，成本函數(shù)定義為：

Ψ(x)=max[-wjlg(yj/Yj)]，

(2)

式中，wj為與第j個設(shè)計約束相關(guān)聯(lián)的權(quán)重。對于可行的設(shè)計空間點來說，成本函數(shù)定義為：

Ψ(x)=Φ(yi)=-∑iwilg(|yi|)，

(3)

式中，wi是與第i個設(shè)計目標(biāo)相關(guān)聯(lián)的權(quán)重。

結(jié)構(gòu)綜合設(shè)計階段的輸入是CT ∑-Δ調(diào)制器要求的性能指標(biāo)和工藝過程信息。方法從體系結(jié)構(gòu)探索開始，主要是嘗試獲得可選體系結(jié)構(gòu)，這些體系結(jié)構(gòu)由調(diào)制器的階數(shù)L、量化器的位數(shù)B和過采樣率M確定，從而獲得一定的信噪比(Signal to Noise Ratio,SNR)指標(biāo)；這種體系結(jié)構(gòu)探索是通過解析表達式來實現(xiàn)的，解析表達式是對限制可實現(xiàn)信噪比的主要誤差源進行建模，并結(jié)合優(yōu)化核心。體系結(jié)構(gòu)探索的輸出是可能滿足調(diào)制器性能指標(biāo)的可選體系結(jié)構(gòu)的集合。

接下來是拓撲合成，即級聯(lián)結(jié)構(gòu)、級內(nèi)和級間環(huán)路濾波器傳遞函數(shù)和消除邏輯(Cancellation Logic,CL)函數(shù)的確定。本文采用CT域中的直接合成方法，而不采用更一般的等效DT拓撲的DT到CT變換。

第二個階段的高級尺寸調(diào)整階段的輸入是合成拓撲的結(jié)構(gòu)描述。隨后的自動尺寸調(diào)整過程采用行為仿真器以及全局優(yōu)化程序來得到在仍然滿足調(diào)制器性能指標(biāo)的情況下可接受的不同構(gòu)建模塊的非理想性的最大值。在這個層次上，功耗估計非常重要，因為要建立與每個構(gòu)建模塊性能指標(biāo)之間的關(guān)系。然后，通過采用行為仿真器在全部工作條件(過程、溫度和電源變化)下驗證采用傳輸構(gòu)建模塊指標(biāo)的調(diào)制器性能。如果驗證表明某些性能指標(biāo)下降超過了某個約束，則在更嚴(yán)格的約束下再次執(zhí)行高級綜合和/或體系結(jié)構(gòu)合成。

系統(tǒng)綜合設(shè)計過程的最后一個階段是電路級尺寸調(diào)整，即調(diào)整各構(gòu)建模塊的尺寸。電路級尺寸調(diào)整階段的輸入是每個構(gòu)建模塊的性能要求(如放大器的DC增益和帶寬，或比較器的滯后和偏移)。這種尺寸調(diào)整是通過將電氣仿真器與前面的全局優(yōu)化過程[11,14]相結(jié)合來實現(xiàn)的。

2 系統(tǒng)綜合設(shè)計的具體實現(xiàn)

2.1 第一階段的結(jié)構(gòu)綜合

2.1.1 高級性能建模和體系結(jié)構(gòu)探索

設(shè)計空間探索和傳輸規(guī)范依賴于全局優(yōu)化器和快速性能估計器之間的迭代交互。在高的抽象層次上，調(diào)制器的性能是由一組封閉形式的方程來建模的，這組方程包含了關(guān)于控制系統(tǒng)行為的設(shè)計參數(shù)的基本信息。∑-Δ調(diào)制器的SNR為：

(4)

式中，A為輸入信號的幅值；Pe為帶內(nèi)誤差功率。理想情況下，帶內(nèi)誤差功率僅包含量化噪聲功率Peq：

(5)

式中，Xfs為量化器的全尺寸(滿標(biāo)度)；B為量化器的位數(shù)；fs為采樣頻率；NTF(·)為噪聲傳遞函數(shù)；Bw為信號帶寬。但在實際中，帶內(nèi)誤差功率包含因量化誤差功率放大、數(shù)/模變換器非線性、電容失配、熱噪聲、時鐘抖動、有限的放大器增益和不完全放大器沉降等因素而產(chǎn)生的項，因此，實際的帶內(nèi)誤差功率應(yīng)為：

Pe=Peq+ΔPeq+Pe-thermal+Pe-jitter+Pe-DAC+Pe-settling，

(6)

式中，Pe-thermal為熱噪聲功率；Pe-jitter為時鐘抖動功率；Pe-DAC為數(shù)/模變換器非線性引起的功率；Pe-settling為不完全放大器沉降等因素引起的功率。

不同于其他類型的∑-Δ調(diào)制器，高速CT ∑-Δ調(diào)制器中的主要誤差源是由時鐘抖動引起的。因此，抖動影響的建模至關(guān)重要。采用非歸零(Non-Return-to-Zero,NRZ)DAC的CT ∑-Δ調(diào)制器中由時鐘抖動引起的誤差功率可表示為[15-16]：

(7)

利用式(6)中的主要誤差功率項(式(5)和式(7)所示)和優(yōu)化核相結(jié)合，可以得到在NTF零點分布和對時鐘抖動不敏感性方面有更好性能的可選結(jié)構(gòu)[17]，每個可選結(jié)構(gòu)由3個一組的階數(shù)、比特數(shù)和過采樣率{L，B，M}值表示。

通常，在后面的階段要考慮若干個3個一組的{L，B，M}值，原因如下：第一，由于建模方程是近似的，因此不能確保當(dāng)采用包含特定物理實現(xiàn)的非理想性更精確的模型時，所選取的結(jié)構(gòu)將繼續(xù)滿足性能指標(biāo)。最優(yōu)結(jié)構(gòu)是在滿足性能約束的條件下，使得諸如功耗或面積占用等目標(biāo)最小化。在體系結(jié)構(gòu)層面探索的準(zhǔn)則包括考慮諸如階數(shù)最小化、過采樣率最小化(以避免功耗方面的不可行采樣頻率)，以及量化器的比特數(shù)最小化(以避免采用線性化技術(shù))。因此，在這個層面可能考慮的功率或面積占用最小化標(biāo)準(zhǔn)是定性的。因此，在整個綜合過程中，可選體系結(jié)構(gòu)的任何排序都可能發(fā)生大的變化。但在這個階段，這并不是最關(guān)鍵的，因為所期望的結(jié)果只是一組可選拓撲，當(dāng)在隨后的設(shè)計步驟中考慮更詳細的模型時，將對這些可選拓撲進行修剪。

2.1.2 拓撲合成

級聯(lián)CT ∑-Δ調(diào)制器結(jié)構(gòu)通常是在DT域中通過首先合成具有相同性能指標(biāo)的∑-Δ調(diào)制器，然后將DT應(yīng)用于保持相同數(shù)字消除邏輯的CT變換來合成的。然而，從這種變換和保持消除邏輯獲得一個功能性CT調(diào)制器需要每個狀態(tài)變量，且要求DAC輸出連接到后級的積分器輸入，圖2給出了一個采用DT到CT變換的2-1-1結(jié)構(gòu)。這意味著需要大量的模擬器件(半導(dǎo)體和放大器)，進而意味著更大的面積、更高的功耗和對電路容限更高的靈敏度。

圖2 采用DT到CT變換的2-1-1 CT ∑-Δ調(diào)制器原理圖Fig.2 Schematic diagram of 2-1-1 CT∑-Δ modulator using DT to CT transformation

為了克服上述缺點，本文提出一種直接在CT域中的合成方法。考慮圖1所示有m級的級聯(lián)CT ∑-Δ調(diào)制器的一般情形，從yi(s)到第j個量化器輸入的傳遞函數(shù)表示為：

(8)

合成方法從最優(yōu)地將單回路傳遞函數(shù)Fij(s)的極點放置在使信號帶寬中NTF最小化的位置[10,16]開始，即從放置相應(yīng)NTF的零點所要求的標(biāo)稱值開始，在動態(tài)范圍和穩(wěn)定性方面優(yōu)化調(diào)制器的性能。為此，這些系數(shù)在其標(biāo)稱值的范圍內(nèi)變化，在保持穩(wěn)定性的同時使得信噪比最大化。然后，通過級間集成路徑自動確定傳輸函數(shù)Fij(s)。

如果調(diào)制器輸入x(t)設(shè)置為零，則可以得到每級的輸出yk(z)為：

(9)

式中，Z為z-變換；L-1為Laplace(拉普拉斯)逆變換。

調(diào)制器的輸出yo為：

(10)

式中，CLk(z)為第k級的部分消除邏輯傳遞函數(shù)，計算如下：

(11)

式中，最后一級的部分消除邏輯傳遞函數(shù)CLm(z)可以選取為最簡單的形式，以保持要求的噪聲整形。通過采用這種方法合成的2-1-1 CT ∑-Δ調(diào)制器原理如圖3所示。

圖3 采用直接合成的2-1-1 CT∑-Δ調(diào)制器原理圖Fig.3 Schematic diagram of 2-1-1 CT∑-Δ modulator using direct synthesis

顯然，圖3的電路比圖2簡單，同時對參數(shù)容限有更好的靈敏度。

2.2 第二階段的高級尺寸調(diào)整

這個階段主要是行為建模和仿真。傳輸規(guī)范和驗證要求性能評價機制的精度要高于式(5)～式(7)等近似方程給出的精度，此外，這種性能評價通常是在迭代優(yōu)化過程中進行。因此，仿真效率對于合成過程至關(guān)重要。

由于CT ∑-Δ調(diào)制器是強非線性采樣數(shù)據(jù)電路，它的主要性能指標(biāo)的仿真必須在時域中進行，并因其過采樣特性，需要長時間的瞬態(tài)仿真來評估它們的主要性能指標(biāo)。晶體管級的仿真會導(dǎo)致過長的計算時間，因此本文采用行為仿真來實現(xiàn)仿真精度和效率之間的合適權(quán)衡。具體來說，把調(diào)制器劃分為子塊(如積分器和量化器等)，把這些子塊用一組方程建模，建模方程包含主要的子塊功能性和最重要的非理想特性。本文采用Matlab/Simulink[18]作為實現(xiàn)平臺，通過Matlab求解器集成的一組連續(xù)時間狀態(tài)空間方程來描述連續(xù)時間構(gòu)建模塊的行為模型。這種機制可以通過嵌入C語言程序來建模非理想特性，而無需互連許多Simulink基本模塊。采用行為仿真器建模的基本構(gòu)建模塊以及其非理想特性如表1所示。

表1 采用行為仿真器建模的基本構(gòu)建模塊和非理想特性Tab.1 Basic building blocks and non-idealities modeled in the behavioral simulator

建模中的工具箱包括考慮不同電路實現(xiàn)的CT構(gòu)建模塊的幾個庫：gm-C、gm-MC、有源-RC和MOSFET-C。

行為仿真器與優(yōu)化工具相結(jié)合可以有效地實現(xiàn)CT ∑-Δ調(diào)制器的高級尺寸調(diào)整，即在滿足調(diào)制器性能要求下，獲得可容許的構(gòu)建模塊的最大非理想性。

2.3 電路級尺寸調(diào)整

對于全部塊的大小，在標(biāo)稱點和幾個關(guān)鍵工藝角，在電氣層次上對完整的調(diào)制器進行最終驗證。驗證采用在電氣層面上提取的信息，通過行為層面上更詳盡的驗證(所有過程、溫度和電源變化)得以補充。如果性能退化超過可接受的裕量，則將在電路和/或調(diào)制器層面上進行重新設(shè)計迭代，優(yōu)化時結(jié)合每個構(gòu)建模塊的設(shè)計理論知識。在優(yōu)化層次上，設(shè)計理論知識又涉及到可行性空間方面，從而提高綜合過程的效率和優(yōu)化效果。

3 系統(tǒng)綜合設(shè)計方法的實證研究

為此，采用提出的系統(tǒng)綜合設(shè)計方法來實現(xiàn)一種有線通信應(yīng)用的CT 級聯(lián)∑-Δ調(diào)制器，其目標(biāo)技術(shù)指標(biāo)是12位和20 MHz信號帶寬，系統(tǒng)級信噪比要求大于70 dB。

根據(jù)結(jié)構(gòu)探索過程的不同步驟，選取3種5-階(L=5)級聯(lián)∑-Δ調(diào)制器：2-1-1-1、2-2-1和3-2拓撲。圖4(a)所示為只保留了最終合成步驟的拓撲原理圖，它由一個2-2-1拓撲構(gòu)成。為減少抖動的影響，在fs=240 MHz(M=6)、B=4和在全部級的NRZ DAC提供時鐘。

(a) 調(diào)制器原理圖

級內(nèi)和級間傳遞函數(shù)Fij(s)可寫為：

(12)

式中，ωp1,2表示極點頻率的最佳位置；系數(shù)bij是通過基于仿真使得動態(tài)范圍最優(yōu)的優(yōu)化過程得到的。

從放置相應(yīng)的NTF的零點所要求的標(biāo)稱值開始，這些系數(shù)的變化范圍在其標(biāo)稱值的±20%附近，以便在保持穩(wěn)定的同時獲得最大信噪比。部分消除邏輯傳遞函數(shù)CLk(z)從式(11)計算得到：

CL1=z-1(n14+n13z-1+n12z-2+n11z-3+n10z-4),

CL2=z-1(n22+n21z-1+n20z-2)(1-2cos(Tsωp1)z-1+z-2),

CL3=(1-2cos(Tsωp1)z-1+z-2)(1-2cos(Tsωp2)z-1+z-2),

式中，

式中，Ts=1/fs為采樣周期。

圖4(b)所示為調(diào)制器的原理電路實現(xiàn)，表2所示為優(yōu)化過程得到的結(jié)果，其中包括環(huán)路濾波器系數(shù)ki和采用的電容Ci的值。

表2 CT級聯(lián)∑-Δ調(diào)制器的環(huán)路濾波器系數(shù)Tab.2 Loop filter coefficients of CT cascaded∑-Δ modulator

調(diào)制器采用高級尺寸調(diào)整，即將系統(tǒng)級指標(biāo)(12位和20 MHz)映射到構(gòu)建模塊指標(biāo)中，采用全局優(yōu)化選擇設(shè)計參數(shù)。表3所示為尺寸調(diào)整過程得到的結(jié)果，給出了滿足所要求的調(diào)制器性能可容許的非理想性(構(gòu)建塊級)的最大(最小)值。注意，表3中只列出了對調(diào)制器性能有重要影響的那些非理想性指標(biāo)。

表3 調(diào)制器的高級尺寸調(diào)整Tab.3 The high-level sizing of modulator

構(gòu)建模塊包括前端運放、環(huán)路濾波器跨導(dǎo)、量化器和DACs，是通過應(yīng)用單元級尺寸調(diào)整(即電路級尺寸調(diào)整)工具[11,14]來設(shè)計的。由于篇幅所限，這里只給出了前端運放尺寸調(diào)整的合成結(jié)果。前端運放及其共模反饋電路的原理圖如圖5所示，它是一種具有增益增強的全差分折疊共射共基放大器拓撲。經(jīng)過一個仿真循環(huán)優(yōu)化過程，得到尺寸調(diào)整后的電路的電性能如表4所示。類似的尺寸調(diào)整方法適用于其他構(gòu)建模塊。

圖5 前端運算放大器Fig.5 Front-end operational amplifier

表4 前端運放的電性能Tab.4 Electrical performance of front end operational amplifiers

最后，采用130 nm CMOS工藝實現(xiàn)的調(diào)制器的微縮版圖(帶焊盤)如圖6所示。

圖6 調(diào)制器微縮版圖(帶焊盤)Fig.6 Modulator miniature layout (welding plate)

對生成后的調(diào)制器性能進行實驗。測得總的占用面積僅為2.33 mm2(包括焊盤)，單電源1.2 V電壓時的功耗為70 mW；圖7所示為幅值為-6.5 dBV、頻率為1.76 MHz的正弦波輸入得到的調(diào)制器輸出頻譜。可以看到，在目標(biāo)技術(shù)指標(biāo)12位和20 MHz信號帶寬內(nèi)最大信噪比約為80 dB，即使在最壞的失配情況下，也可獲得大于74 dB的信噪比，結(jié)果完全達到系統(tǒng)級設(shè)計指標(biāo)要求。

圖7 調(diào)制器的輸出頻譜Fig.7 The output spectrum of the modulator

圖8所示為采用雙音輸入信號(f1=1.49 MHz,f2=2.02 MHz,)測試調(diào)制器得到的結(jié)果?？梢?，即使存在三階互調(diào)失真導(dǎo)致性能下降，但仍能獲得大于76 dB的信噪比?？梢?，采用本文的系統(tǒng)綜合設(shè)計方法能夠?qū)崿F(xiàn)CT ∑-Δ調(diào)制器的目標(biāo)設(shè)計。

圖8 雙音輸入信號測試的輸出頻譜Fig.8 The output spectrum of a two-tone input signal test

4 結(jié)束語

本文提出了一種支持CT級聯(lián) ∑-Δ調(diào)制器設(shè)計的完整系統(tǒng)的綜合設(shè)計方法，詳細討論了從設(shè)計理論原理到設(shè)計過程的實現(xiàn)。這種自頂向下和自底向上的系統(tǒng)綜合設(shè)計方法，有助于設(shè)計人員將設(shè)計理論、合成方法、行為仿真和優(yōu)化工具的適當(dāng)結(jié)合來完成CT級聯(lián)∑-Δ調(diào)制器的設(shè)計，從而簡化這類高性能調(diào)制器的設(shè)計復(fù)雜性。