楊榮彬,徐振濤
(成都銘科思微電子技術有限責任公司,四川 成都 610051)
高速ADC 作為關鍵模塊在航空航天、雷達通信[1]和軟件無線電等領域發(fā)揮著重要作用。隨著應用的發(fā)展,這些領域對模數(shù)轉換器的性能要求越來越高,特別是在對續(xù)航有限制的應用場合,不僅需要ADC 的速度和精度滿足系統(tǒng)要求,還對ADC 的低功耗提出了明確要求[2]。
逐次逼近(Successive-Approximation-Register,SAR)ADC 由于其本身的類數(shù)字電路特性,使得該類型的ADC可以較好地發(fā)揮先進工藝制程的優(yōu)勢,在提高性能的同時降低功耗。隨著集成電路的制造工藝發(fā)展到納米量級,SAR ADC 的功耗優(yōu)勢將越來越明顯[3-5]。
時間交織(Time-Interleaved,TI)ADC 是將多個低速工作的ADC 按照時間順序依次對輸入信號進行采樣并轉換量化輸出,并將各低速ADC 的輸出結果按對應的工作次序交織成最終輸出,以實現(xiàn)模擬信號到數(shù)字信號的高速轉換。隨著集成電路制造工藝的發(fā)展,基于納米工藝設計制造的低功耗高速時間交織型SAR ADC 在近年來越來越受到人們的重視[6-8]。
SAR ADC 按照其DAC 的構成元件不同分為多種類型,其中較為常見的電荷重分配型SAR ADC 由電容陣列構成的DAC、比較器和SAR 邏輯電路三個主要模塊構成。而構成DAC 電容陣列的電容的失配是影響該類型SAR ADC 性能的重要因素[9-10]。
對于單個工作的SAR ADC 而言,DAC 的電容失配主要影響ADC 的線性度,具體性能參數(shù)體現(xiàn)為微分非線性誤差(Differential Nonlinearity,DNL)[11-12]和無雜散動態(tài)范 圍(Spurious Free Dynamic Range,SFDR)。以M位的二進制DAC為例,DNL 最大的碼字通常出現(xiàn)在最高位跳變處,即碼字從011…11 跳變?yōu)?00…00。此時,構成DAC 的所有電容均需要切換,是電容陣列中電容切換最多的時刻,而每個電容的失配都會對DNL 有所貢獻。假設單位電容的標準差為ΔCU,考慮到全差分結構,共有2×(2M-1)個單位電容發(fā)生切換接到參考電壓,如圖1 所示。
圖1 最大DNL 時開關切換示意圖
由此得到對應的電壓增量ΔVU為:
所有發(fā)生切換的電容的總容值變化量的標準差ΔC 為:
因此可以得到每個量化步長對應的電壓變化量的標準差為ΔV:
電容失配對于SFDR 參數(shù)的影響將以10 通道1.25 GS/s時間交織型SAR ADC 為例進行闡述。根據(jù)時間交織ADC原理,10 通道1.25 GS/s 時間交織型SAR ADC 的各低速ADC 的工作速率為125 MS/s。當?shù)退賁AR ADC 中的DAC 電容存在失配時,其輸出信號的頻譜圖如圖2(b)所示,僅引起諧波分量,造成各ADC 自身的SFDR 惡化。
圖2 DAC 電容失配對單通道ADC 的影響
對于將多個低速SAR ADC 通過時間交織形成的高速ADC,DAC 電容失配的影響則分為兩種情況。(1)通過時間交織構成高速ADC 的各低速SAR ADC 的DAC 電容失配之間沒有相關性,則該失配主要貢獻噪聲,即增加高速ADC 輸出信號頻譜的噪底;(2)通過時間交織構成高速ADC 的各低速SAR ADC 的DAC 電容失配完全一致,即相關系數(shù)為“1”的全相關,則在交織構成的高速ADC 輸出頻譜上將表現(xiàn)出明顯的諧波,導致SFDR 性能的明顯下降,如圖3 所示。
圖3 DAC 電容失配對時間交織ADC 的影響
以上分析和仿真結果表明,為了保證時間交織型SAR ADC 具有良好的線性度,則需要盡可能地降低其低速SAR ADC 中DAC 的電容失配。由于電容失配的大小嚴重依賴于集成電路制作工藝本身,可控性差,因此,本文將采用校正的方法來降低DAC 電容失配對時間交織型SAR ADC 性能的影響,具體校正流程如圖4 所示,其主要分為兩大步驟:權重校正和增益校正。
圖4 時間交織ADC 電容失配校正流程圖
首先,需要各低速SAR ADC 采用低位電容量化高位電容的方式校逐一獲得DAC 電容陣列中各電容的權重值[13-15]。例如,如圖4 所示,第6 位電容的權重值是通過第0 至第5 位電容量化得到的,之后再使用第0 至第5 位電容以及新得到的第6 位電容的權重值來量化第7位電容的權重,以此類推,直到量化完成最高位電容。為了消除噪聲對電容權重量化結果的影響,每一位電容的量化取權重過程都將進行128 次并取平均值作為最終的電容權重。
由于電容失配校正后會導致各低速SAR ADC 的總電容權重不同,進而引起相互間的增益誤差。因此,在各低速SAR ADC 的DAC 電容校正完成后,須進行增益誤差校正,具體方法為:將各低速SAR ADC 中DAC 電容陣列校正后的各電容權重進行相加,獲得總電容權重。通過統(tǒng)計獲得所有低速SAR ADC 中的最大總電容權重值,并將所有低速SAR ADC 的總電容權重向最大值進行“歸一化”操作,完成各低速SAR ADC 的增益誤差校正。
圖5 展示了在DAC 電容有失配的情況下,通過本文方法進行電容校正前后的時間交織型SAR ADC 的輸出頻譜。
圖5 時間交織ADC 中DAC 電容失配校正前后的頻譜圖
隨著系統(tǒng)應用對高性能且低功耗的高速ADC 的需求日益增長,基于SAR ADC 的時間交織模數(shù)轉換器成為了優(yōu)選方案之一。然而,時間交織型SAR ADC 中必然存在的DAC 電容失配嚴重制約著該類型高速ADC 的性能。本文在分析DAC 電容失配影響的基礎上,結合低速SAR ADC 的電容校正方法,提出了一套適用于時間交織型SAR ADC 的電容校正方法,實現(xiàn)了超過9 dB 的SFDR 和超過2.5 dB 的SNDR 性能提升。