一種雷達數(shù)字收發(fā)機設計

倪文飛，夏 丹，崔 揚

(安徽四創(chuàng)電子股份有限公司，安徽 合肥 230000)

0 引言

數(shù)字收發(fā)機[1-2]的主要功能是處理模擬下變頻通道輸出的中頻回波信號，同時為雷達設備提供中頻激勵信號。文獻[3]提出了一種基于多通道技術的數(shù)字收發(fā)單元設計方法，文獻[4]闡述了一種多通道高速數(shù)字收發(fā)設計，文獻[5]通過直接數(shù)字式頻率合成器(Direct Digital Synthesizer，DDS)實現(xiàn)信號合成。綜上所述，傳統(tǒng)模數(shù)轉換器(Analog to digital converter，ADC)輸出數(shù)據(jù)傳輸采用多路并行輸出接口，當采樣通道數(shù)及輸出分辨率上升時，將會帶來輸出接口鏈路數(shù)上升、板級布線復雜等問題。同時DDS量化位數(shù)較低，需通過SPI總線模式對DDS內部各種繁瑣的功能寄存器進行配置。針對以上問題，本文設計通過JESD204B串行輸出接口[6]極大地縮減接口鏈路數(shù)，通過單對傳輸接口可實現(xiàn)16位量化數(shù)據(jù)傳輸，減小設計復雜度并優(yōu)化電磁兼容等問題。采用國產(chǎn)DAC取代傳統(tǒng)DDS，與DDS相比，數(shù)字模擬轉換器(Digital to Analog Converter，DAC)具有量化位數(shù)高、信號可塑度強及邏輯控制簡單等優(yōu)點。

1 數(shù)字下變頻

1.1 中頻信號采樣

ADC為國產(chǎn)4通道芯片，量化位數(shù)16 bit，采用JESD204B協(xié)議。中頻輸入信號頻率為50 MHz且信號最大有效帶寬為2 MHz，依據(jù)帶通采樣定理，理想情況下只需將采樣頻率大于2倍信號帶寬即可，由于ADC為非線性器件，ADC工作時將產(chǎn)生諧波失真，因此采樣頻率過低將造成信號主譜與交調譜[7]難以區(qū)分，數(shù)字收發(fā)機原理框圖如圖1所示。

圖1 數(shù)字收發(fā)機原理

以30 MS/s采樣率對信號進行采樣時，其主譜為10 MHz(60-50 MHz)，二次諧波失真譜為10 MHz(100-90 MHz)，因此二次諧波失真譜與主譜完全重疊。在選擇ADC采樣頻率時可適當提高采樣率以提升主譜識別度，即在可支持條件下盡可能擴展第一奈奎斯特頻率區(qū)間。實際情況下ADC輸出信號的頻譜表達式為：

x(f)=xs(fo±fs)+a·xs(2fo±nfs)+

b·xs(3fo±m(xù)fs)+…，

(1)

式中，a，b分別為2次諧波失真(HD2)抑制值及3次諧波失真(HD3)抑制值。隨著階次的增加，失真抑制值同樣將會逐步增大，一般只考慮2次及3次交調失真。

本文設計中，ADC以120 MS/s采樣頻率對中頻信號進行采樣，采樣輸出頻譜分析如表1所示。

表1 ADC輸出頻譜分析

由表1可以看出，在第一奈奎斯特頻率區(qū)間內，主譜與失真譜之間不存在交疊，其分布如圖2所示。

圖2 ADC輸出頻譜

1.2 數(shù)字本振

ADC輸出信號主譜頻率在49～51 MHz，頻率依然較高，需要通過數(shù)字混頻將其轉變?yōu)榱阒蓄l信號，并通過濾波抽取以縮小數(shù)據(jù)率并節(jié)約傳輸帶寬，數(shù)字下變頻原理框圖如圖3所示。

圖3 數(shù)字下變頻原理

數(shù)字下變頻[8]第一步是通過混頻得到零中頻信號，具體實現(xiàn)為：

(2)

(3)

(4)

(5)

(6)

數(shù)字本振的功能是產(chǎn)生2路數(shù)字混頻信號，即式(3)中的nco_i與式(4)中的nco_q，輸入信號xs分別與nco_i及nco_q進行相乘而得到初始的I、Q信號。數(shù)字本振的一種常用運算方法是利用多次迭代逼近算法實現(xiàn)，可以做到非常高的精度，是一種應用廣泛的方法，但是需要占用較多的運算單元：

(7)

由于采樣頻率為120 MHz，信號中心頻率為50 MHz，采樣頻率可整除信號中心頻率，nco_i如式(7)所示，因此nco_i為一組循環(huán)數(shù)值，如表2所示。

由表2可以看出，I路混頻信號只需通過一個12×18 bit的查找表實現(xiàn)，方法簡單高效，Q路同理。

表2 nco_i循環(huán)數(shù)值

1.3 濾波抽取

信號經(jīng)過混頻將會輸出和差信號，差信號便是零中頻信號，需保留，其他信號需濾除。IQ最終采樣頻率為6 MS/s，滿足原始信號帶寬2 MHz的傳輸要求，由于原始采樣頻率為120 MS/s，因此DDC抽取因子為20。CIC[9]是一種高效濾波器，時域結構簡單高效，可應用于第1級濾波抽取系統(tǒng)以降速并節(jié)約邏輯資源，如圖4所示。

圖4 CIC結構原理

由圖4可知：

x′(n)=x′(n)Z-1+x(n)=x′(n-1)+x(n)，

(8)

y(n)=x″(n)-x″(n)Z-1=x″(n)-x″(n-1)。

(9)

由上述表達式可知，CIC抽取濾波器可直接通過加減法實現(xiàn)，無需通過乘法器實現(xiàn)，可極大節(jié)約邏輯單元，同時其幅頻響應表達式為：

(10)

由上述可知，阻帶為12 MHz，遠大于信號帶寬，由于CIC阻帶過大且旁瓣抑制依然不夠，需采用第2級抽取濾波器以實現(xiàn)最終效果。濾波器設計是動態(tài)過程，大部分濾波函數(shù)均可實現(xiàn)所需濾波效果，第2級抽取濾波器采用FIR結構的inverse sinc低通濾波器實現(xiàn)，通帶為0.8 MHz，阻帶衰減為92 dB。

FIR濾波器的實現(xiàn)形式如下：

y(n)=x(n)*h(n)。

(11)

實際運算中，脈沖信號x(n)的有效長度是固定的，h(n)同樣為固定長度脈沖序列，因此經(jīng)過卷積運算后，y(n)的長度為：

length(y(n))=length(x(n))+length(h(n))-1。

(12)

FIR濾波器是直接通過乘法器實現(xiàn)，乘法運算將使輸出結果位寬急速擴展，如果運算速率過大必須慎用乘法器，以免產(chǎn)生時序違例。但是由于信號先經(jīng)過CIC濾波抽取處理，信號采樣率已經(jīng)降低為12 MS/s，因此信號與脈沖響應序列進行乘積時，可盡量避免時序違例，運算中的建立時間及保持時間[10]也可滿足，運算可有序進行。同時由式(12)可知，經(jīng)過卷積運算后，脈沖序列必定出現(xiàn)時寬失真，因此在進行FIR濾波器設計時，必須盡可能減少沖擊響應階數(shù)，靈活選擇濾波窗函數(shù)。

本文設計中，濾波抽取的思路是先通過靈活高效的CIC抽取濾波器進行降速，而后通過FIR濾波器優(yōu)化阻帶及阻帶衰減值。IQ實測頻譜圖如圖5所示。由圖5可知，除主譜外，不存在其他干擾。

圖5 數(shù)字下變頻IQ輸出頻譜

2 信號合成

由于信號最高頻率為51 MHz，以奈奎斯特采樣定理為依據(jù)，理想采樣頻率為102 MHz。為了提高DAC輸出信號質量，一般將輸出信號頻率控制在采樣頻率40%以內，采用該準則的一個主要原因是DAC輸出信號的功率是滾降的，即隨著輸出信號頻率的上升，其對應輸出功率將會下降，其次與ADC同理，通過增大第一奈奎斯特頻率區(qū)間以提高信號分辨度。因此采用240 MHz時鐘作為DAC參考頻率：

(13)

式(13)是在單重復周期內，輸出信號的數(shù)學表達式。信號產(chǎn)生的具體過程為在FPGA通過CORDIC算法[11-12]得出數(shù)字幅度值，然后DAC芯片依據(jù)所接收數(shù)字幅度值直接輸出模擬信號。CORDIC算法依據(jù)數(shù)字相位值而產(chǎn)生數(shù)字幅度值，由表達式可知，在調頻時間內，歸一化相位值為：

(14)

式中，fo為49 MHz；fs為240 MHz；B為調頻帶寬2 MHz；To為調頻時間40 μs；n為調頻離散時間間隔。

對于DAC而言，改善因子是重要參數(shù)，在重復周期T內，脈沖是功率信號，信號功率表達式為：

(15)

(16)

式中，N為連續(xù)波噪聲譜密度實測值。

改善因子對比如圖6所示。

圖6 改善因子對比

3 結束語

本文設計利用國產(chǎn)芯片實現(xiàn)，通過合適的采樣方案節(jié)約系統(tǒng)邏輯資源，同時分析及闡述了進行數(shù)字收發(fā)軟硬件設計所涉及原則及注意事項，可以將該設計應用到大多數(shù)中頻收發(fā)方案中。

目前模數(shù)轉換及數(shù)模變換均朝著高采樣率及多通道集成的方向發(fā)展，DAC芯片可直接輸出X波段信號，ADC采樣帶寬也完全可覆蓋到C波段。對于傳統(tǒng)雷達整機而言，已經(jīng)面臨顛覆性變化，即設備量極大縮減及設備小型化。如今國產(chǎn)芯片正迎頭趕上，在不同波段應用領域具有優(yōu)良應用，不遠的將來必將比肩國外。