全芯片ESD保護環(huán)的研究與設(shè)計

牛剛

摘要：ESD防護設(shè)計對于芯片可靠性來說是非常重要的，在芯片設(shè)計初期，就要全面考慮。尤其是在版圖面積很大且會產(chǎn)生大ESD電流泄放的情況下，就需要考慮全芯片ESD電流泄放路徑最優(yōu)設(shè)計。以確保在發(fā)生ESD時，大脈沖電流可以正常泄放 。因此，必須深入研究全芯片ESD保護環(huán)的設(shè)計。

關(guān)鍵詞：集成電路;ESD防護技術(shù);防護應(yīng)用

近年來芯片技術(shù)發(fā)展迅速，智能功能不斷完善。集成電路設(shè)備的體積也明顯減少，向微小型設(shè)備的過渡。在芯片組成為合格產(chǎn)品之前，必須先進行可靠性測試，ESD是可靠性測試重要的評估項目之一。

一、ESD 產(chǎn)生的原因和放電方式：

按照 ESD 產(chǎn)生原因和放電方式不同，ESD模式主要包含人體放電模式、機器放電模式、元件充電模式這三種。相比于 HBM、MM模式下電荷由外部經(jīng) Pin由IC進入內(nèi)部再由 Pin 輸出，CDM 模式中靜電電荷由Ic內(nèi)部經(jīng) Pin 向外部泄放。 HBM 等效模型中人體電容為 100pF、人體放電電阻為1.5KΩ;MM 等效模型中等效電容為200pF;CDM等效模型中的等效電容無確定值。

二.ESD防護電路中的設(shè)計原則分析

必須確保在芯片正常期間ESD電路不開啟，處于關(guān)閉狀態(tài)。這主要是ESD裝置觸發(fā)電壓之間的恒定關(guān)聯(lián)，在觸發(fā)不當(dāng)時會引起核心電路的某些問題。只有在微電子芯片上發(fā)生ESD事件時，保護裝置才快速打開，并在極短時間內(nèi)完成電流泄放。另外，發(fā)生相對較快的ESD事件時，例如設(shè)備的充電模式。一旦保護電路不立即開啟，核心電路將被破壞。

三、集成電路ESD的防護器件

1.電阻。保護裝置是集成靜電放電主要組成部分。電阻在集成電路的制造過程中應(yīng)用很大。因為電阻是無源裝置，所以集成電路可以有效地控制靜電放電的發(fā)生。此外，電流大小和N型阱電阻系統(tǒng)內(nèi)發(fā)生的之間差異不明顯。

2.二極管。在集成電路中廣泛使用，是一種結(jié)構(gòu)簡單的電壓鉗位裝置。當(dāng)二極管應(yīng)用在ESD保護電路中，能解決電路中靜電放電放電問題。利用二極管反偏擊穿特性。反偏二極管可以作為 ESD 保護器件。但是雖然正向二極管導(dǎo)通后電流可以達到很大，但是其開啟電壓太低所以不能作為pin 與電源問的負向 ESD保護器件，可用二極管級聯(lián)的方式增加開啟電壓 ，通常的做法是Pin處二極管以反接的方式接到電源和地上，當(dāng)對地打正的 ESD 時通過對地的二極管反偏擊穿放電（但是閾值電壓比較高），當(dāng)對地打負的_ESD時通過對地的二極管正偏放電（閾值電壓低）;當(dāng)對電源打正的 ESD 時通過對電源的二極管正偏放電（但閾值電壓低）。當(dāng)對電源打負的ESD 時通過對電源的二極管反偏擊穿放電（但是閾值電壓比較高）。

3.晶體管。廣泛應(yīng)用于集成電路中，前后偏置pn結(jié)用于釋放靜電電流并且保護設(shè)備。利用 BIT集電結(jié)反偏擊實能產(chǎn)生的snapbacklV關(guān)系以NPN為例

基極和接地之間加入電阻。該BJT 接法為共射結(jié)構(gòu)。其時的 擊穿電壓定義為 中 open-base breakdown voltage，為，其與發(fā)射站擊穿電壓 相關(guān)。正向ESD 使得集電結(jié)反偏。電樂超過第一崩潰點閾值（由 決定）則集電結(jié)擊穿。雪崩擊穿產(chǎn)生的空穴進入基極。基極電流滿足 關(guān)系，擊穿電流方向 為集電極->基極。在基極發(fā)射極外加電阻的情況下，基極電壓大于發(fā)射極，發(fā)射結(jié)正偏，當(dāng) 大于發(fā)射結(jié)開啟電壓后，BJT 進入電流放大區(qū)，集電極電壓下降，BJT 進入低阻抗區(qū)，保持電壓即為發(fā)射結(jié)開啟電壓。當(dāng)電流繼續(xù)增大到二次崩潰點 ，熱量功率 大于器件能承受的極限值使得器件永久性失效。反向 ESD，發(fā)射極電流方向為發(fā)射極向內(nèi)，基極電流方向為基極向外，由于外加電阻的作用，發(fā)射結(jié)正偏，BJT 工作在電流放大區(qū)。

四、全芯片ESD保護環(huán)的研究與設(shè)計

圖1顯示了1.8v/3.3v電壓下全芯片ESD防護裝置的圖像。

1.ESD保護輸入級電路。

如圖1，ESD1、ESD2、ESD3和ESD4構(gòu)成具有兩個輸入ESD級別的雙向保護結(jié)構(gòu)。輸入端靜電保護電路直接連接到晶體管的柵極，因此ESD1、ESD2、ESD3、ESD4必須具有兩種功能：泄放電流和電壓鉗制。在完成全面檢查后，創(chuàng)建第一級保護電路：ESD1=GGPMOS1，ESD2 = GGNOS 2，其中設(shè)計要求是符合Foudary提供的標準防靜電設(shè)計要求。二級保護電路由ESD3=GGPMOS2和ESD4 = GGNOS 2，組成。此外，Res是ESD脈沖的多晶電阻。在ESD發(fā)生時用于保護電路保護輸入晶體管柵3.3V_core。

2.防靜電保護電路的輸出電路，輸出端為1.8V VDD，這端受ESD6保護。輸出端和1.8V GND受ESD7的保護。

3.接地電源防靜電保護電路。如圖1，ESD5和ESD8分別在發(fā)生管腳對管腳、對地ESD電流泄放時保護內(nèi)部電路。在評估了所有芯片的版圖區(qū)域后，ESD5和ESD8都是使用GGMOS保護設(shè)備實現(xiàn)的。

保護電路觸發(fā)電壓必須低于其他保護裝置的觸發(fā)電壓，并且需考慮Rbus的電源線寄生電阻，

四、集成電路的ESD防護技術(shù)

在靜電放電中。晶閘管經(jīng)常用于保護集成電路。在具體應(yīng)用中選擇了一種易于控制的晶閘管有效降低了的靜電放電現(xiàn)象。根據(jù)對晶閘管構(gòu)分析，在對集成路實施靜電保護時，一般會共同構(gòu)造兩種電阻和兩種寄生晶體管，有助于避免對集成電路的運行造成嚴重影響。另外，ESD保護帶有可控硅晶閘管時，這些設(shè)備通常被視為兩端的設(shè)備，因此在某些可控硅晶閘管電路中，這些設(shè)備連接到集成電路。以確保在晶閘管電極靜電放電過程中得到充分保護。本文分析了各種防靜電保護裝置的特點和原理。通過計算Rbus電源寄生電阻，描述防靜電保護電路的輸入，輸出以及管腳的邏輯布局。

參考文獻

[1]李沸.集成電路的ESD防護技術(shù)分析[J].科技風(fēng)，2019（15）：201-201.