基于新型SAR ADC電容陣列的RFID溫度傳感器*

張 顯，徐 勇，李 嶠，李青龍

（陸軍工程大學，江蘇 南京 210001）

0 引言

無源超高頻射頻識別（Radio Frequency Identification，RFID）技術在當今社會中的應用越來越廣泛，在傳感器領域中，無源RFID 傳感器具有較好的應用前景。相對于其他傳感器來說，無源RFID 傳感器體積小，僅僅需要一個芯片以及天線便可構成一個傳感器，并且功耗低，此外，由于本身不帶電池，它的成本也很低。無源RFID 傳感器中，溫度傳感器仍然是市場占有量前三的傳感器之一[1]，因此無源RFID 溫度傳感器具備強大的市場競爭力，對無源RFID溫度傳感器相關的研究與設計是十分有前景的。

無源RFID 溫度傳感器通常由4 部分構成，分別為帶隙基準電路、比較器電路、SAR ADC 電容陣列以及數(shù)字控制邏輯電路。帶隙基準電路主要用于提供基準電壓以及一個隨溫度線性變化的電壓，方便模數(shù)轉換器（Analog-to-Digital Converter，ADC）模塊的測量。比較器承擔著將模擬信號轉變成數(shù)字信號的任務，它將輸入的兩路模擬信號進行對比，通過差分輸出的方式，輸出兩路高低電平，在所設計的低功耗逐次逼近型（Successive Approximation Register，SAR）ADC 當中，對比較器的功耗要求較高，因此通常選用受時鐘信號控制的動態(tài)比較器。傳統(tǒng)的ADC 通常采用電阻陣列或者電容電阻結合的陣列，可以減少芯片面積，但在低功耗應用場景中，更多的是只采用電容陣列，通過電荷重分配的形式消除模塊的靜態(tài)功耗。缺點是隨著位數(shù)的增加，單位電容的數(shù)量呈幾何倍數(shù)增長，將會大大增加系統(tǒng)的動態(tài)功耗。數(shù)字控制邏輯主要用于ADC 電容陣列中相應的開關管控制。

目前，已有文獻針對SAR ADC 的電容陣列進行了低功耗的研究[2-3]。文獻[2]中提出了一種改良的Hybrid 電容陣列結構，前三步電平轉換做到了無動態(tài)功耗，但是所用電容數(shù)量依舊會隨著位數(shù)增加呈幾何倍增長。文獻[3]中通過分段電容的形式降低了電平，但是只有最高位比較時不消耗能量。因此，本文在分段電容以及Hybrid 電容陣列結構的理論基礎上，闡述了一種高三位比較不消耗功耗的分段電容陣列。與傳統(tǒng)的電容陣列相比，單位電容數(shù)量并沒有隨著位數(shù)的增加呈幾何倍增長，同時前三位的比較不消耗能量，因此電容陣列的動態(tài)功耗也得到了有效的降低，采用臺積電（TSMC）0.18 μm進行Cadence 仿真并流片。

1 帶隙基準電路

為降低溫度傳感器的功耗，這里只采用經(jīng)過一階補償?shù)幕鶞孰娐?，分別用兩個運放，組成了一個正溫度系數(shù)電流產(chǎn)生電路和一個負溫度系數(shù)電流產(chǎn)生電路，如圖1 所示。

圖1 帶隙基準電路原理

PMOS 管MP5與MP6的柵極分別與MP1和MP3的柵極相接，通過電流鏡將正溫度系數(shù)電流和負溫度系數(shù)電流鏡像給電阻R3，最后經(jīng)過電阻R3產(chǎn)生一階補償?shù)膸痘鶞孰妷篤REF：

由式（1）、式（2）可以看出，這里需選用相同類型的電阻來抵消電阻因為溫度和工藝所可能造成的非線性誤差。

正溫度系數(shù)電壓VPTAT是整個感溫模塊用于衡量 溫度的標準。VPTAT和VREF輸入ADC 的模擬接口中，經(jīng)過ADC 的模數(shù)轉換成10 bit 的數(shù)字信息，之后再由上位機中的理想數(shù)模轉換器（Digital-to-Analog Converter，DAC）程序進行還原，在這個過程中，無論VPTAT的斜率如何，最后經(jīng)過DAC 還原的電壓與VPTAT的偏差值是固定不變的，但是作為溫度傳感器來說，電壓的偏差值需要轉換成溫度的偏差 值，如：

式（3）是由VPTAT電壓的偏差量轉換成溫度的偏差。式中，ΔT是經(jīng)過上位機的理想DAC 還原后溫度的偏差量，kPTAT是VPTAT的斜率，ΔVPTAT是VPTAT的偏差量。由此可知，如果VPTAT的斜率增大，對于溫度傳感器來說是可以一定程度上減小測量溫度的誤差。而傳統(tǒng)的VPTAT電壓產(chǎn)生電路的電壓斜率約為2 mV/℃，斜率相對小，所以這里采用正溫度系數(shù)電流同負溫度系數(shù)電流加權相減后，加在電阻R 上，得到一個斜率更高的正溫度系數(shù)電流。圖2 和圖3 分別給出了帶隙基準電壓和正溫度系數(shù)電壓在不同corner 下的仿真結果。

圖2 是帶隙基準電壓源在3 個工藝角下電壓的溫度特性曲線，在TT 模式時，帶隙基準電壓的溫度系數(shù)為6.910×10-6/℃；在SS 模式時，帶隙基準電壓的溫度系數(shù)為8.290×10-6/℃；在FF 模式時，帶隙基準電壓的溫度系數(shù)為2.932×10-6/℃。

圖2 帶隙基準電壓源的溫度特性

圖3 是分別在TT、SS 和FF 模式下的VPTAT電壓隨溫度的特性曲線圖。3 種工藝角下斜率大體相等，均為5.754 8 mV/℃。

圖3 3 種工藝角下的正溫度系數(shù)電壓

2 動態(tài)比較器電路

在低功耗SAR ADC 的研究與設計中，比較器是一個至關重要的模塊。它是整個SAR ADC 的模擬電路中，功耗較大的模塊，因此，對比較器進行深入的研究，并且選擇合適的低功耗比較器是十分必要的。

在SAR ADC 中，比較器承擔著將模擬信號轉變成數(shù)字信號的任務。它將輸入的兩路模擬信號進行對比，通過差分輸出的方式，輸出兩路高低電平，高低電平的值與比較器兩端電源電壓一致。

動態(tài)比較器結構如圖4 所示可以分為3 部分。

圖4 動態(tài)比較器結構

第1 部分是前置放大器，又稱為預放大器。預放大器主要用于隔離鎖存比較器對于采樣電路的回饋噪聲，并且一定程度上降低失調(diào)電壓。因此這級放大器對于增益要求不高，但是其對帶寬的要求較高。它的帶寬直接決定了整個ADC 所能達到的最高采樣速率，同時較大的帶寬還可以降低時延，所以設計一個高帶寬低增益的預放大器是十分有必要的。第2 部分為鎖存器，主要功能是存儲整個動態(tài)比較器的結果，便于后端數(shù)字電路使用。它能夠?qū)⑶岸朔糯笃鞯妮敵鼋Y果轉化為其電源兩端的高低電平。對于鎖存器來說，最為重要的是電壓擺率，即電壓向高低電平翻轉的變化率。壓擺率越大，輸出端的電平發(fā)生翻轉的速度越快。第3 部分用兩個驅(qū)動作為比較器的輸出級，使用了輸出失調(diào)存儲技術對失調(diào)電壓進行消除，由于比較器是作為 10 bit ADC 的比較單元，因此其要求的最小精度根據(jù)基準電壓計算可得：

因此，比較器的精度應當小于1.9 mV。

圖5 是比較器的瞬態(tài)仿真結果，比較器在時鐘clk高電平時才工作。輸入端VINP和VINN是兩個0.4～1.1 V 的斜坡信號。當VINP＞VINN時，VOUTP在clk 的上升沿被置1，而VOUTN被置0，在clk 的低電平均為0；當VINP＜VINN時，VOUTN在clk 的上升沿被置1，而VOUTP被置0，在clk 的低電平均為0。圖中VINP與VINN的斜坡信號交界處，當VINN＞VINP僅1.7 mV 時，可以觀察到在時鐘上升沿VOUTN被置1，因此精度可以達到要求。

圖5 動態(tài)比較器的瞬態(tài)仿真

3 SAR ADC 電容陣列

本文在tri-level 電容陣列的高兩位不消耗能量的方案基礎上，做出僅用64 個單位電容且前3 位不消耗能量的10 bit DAC 電容陣列[4]，圖6 是該電容陣列前4 位的比較方案。

由于對于對稱的電容陣列來說，D[1]為0 和1的兩種情況陣列方案對稱，因此這里只給出了當D[1]為1 時的后續(xù)方案。圖6 中，0.5 表示VCM共模電壓，1 表示基準電壓VREF，0 表示接地，E表示每一步消耗的能量，而D[i]表示比較器的輸出結果。同tri-level 電容陣列方案一樣，比較器的正輸入端連接需要比較的電壓Vin，負輸入端接基準電壓VREF，電容陣列中除最高位電容下極板接地外，其他電容下極板均接VCM。最高加權位（Most Significant Bit，MSB）可以直接進行比較，不改變下極板開關。

圖6 SAR ADC 前4 bit 轉換過程

當D[1]=1 時，正輸入端電壓Vin要大于負輸入端的基準電壓，對負輸入端的電容陣列下極板電壓進行抬升，整體抬升0.5VREF，則電容的上極板電壓也同樣抬升0.5VREF。根據(jù)前文可以得出這時不消耗能量。

第2 位比較，若D[2]=1，則需要繼續(xù)抬升負輸入端的電容電壓，將最高位電容的下極板電壓抬升至VREF。根據(jù)電荷守恒定律[5]：

得到VN=1.75VREF。

計算第3 步的能量：

當D[2]=1 時，第3 步比較所需的電容陣列開關轉換不消耗能量，現(xiàn)在計算當D[2]=0 時，第3 步比較所需的電容陣列開關轉換消耗的能量，此時VN過大，因此除了最高位電容外，其余電容的下極板電壓均下拉至VCM。根據(jù)能量守恒定律并化簡可以得到VN=1.25VREF。

計算此時第3 步的能量消耗：

由此可見，無論是衛(wèi)生管理部門還是醫(yī)院都要從仁愛和技術能力兩個不同維度出發(fā)對醫(yī)生進行激勵和管理，努力提升患者尤其是門診患者對醫(yī)生的信任水平。在仁愛維度上，醫(yī)生要更加注重在門診接診過程中自身接診態(tài)度的改善和醫(yī)患溝通技巧的提升，充分考慮門診患者的需求，把患者的利益放在第一位；在技術能力上，醫(yī)技水平是醫(yī)生的基礎，醫(yī)生在努力提升自身專業(yè)能力的同時，要充分利用自己所學到的醫(yī)學知識給患者制定合理的治療方案幫助患者恢復健康。尤其是對待問診時間有限的門診患者，準確利用自己的專業(yè)知識在短時間內(nèi)了解更多的病情幫他們找到病因，治好急病，減少痛苦，增強門診患者對醫(yī)生的信任水平。

因此，這種方案前3 位的比較均不消耗能量。第3 步中，最高位電容改變電壓所需要的電荷直接由其他電容中的電荷轉移得到，不需要基準源額外提供電荷。第4 位至第6 位的比較方案，只需要依次對正輸入端電容陣列，從4C0開始依次改變下極板電平即可。圖7 給出了A 情況第5 位和第6 位的陣列方案。

圖7 第5 位和第6 位比較過程

為了達到僅用64 個單位電容就可以實現(xiàn)電路功能的目的，這里第7 位開始的電容陣列方案對傳統(tǒng)方案做出了改進。圖8 給出了A11 情況下的第7位和第8 位的比較方案。

圖8 第7 位和第8 位比較過程

這里僅對正輸入端的電容陣列進行了開關的變更，將電容陣列A 的最小單位電容C0的下極板電平由VCM下拉至地，同時斷開正輸入端兩個電容陣列之間的開關。電容陣列B 只有最小的單位電容C0仍接在正輸入端上，其他均斷開。此時根據(jù)電荷守恒定律可以計算出，比較器正輸入端兩個電容陣列上極板的電壓，分別為VIN-0.25VREF和VIN-7/32VREF。然后將電容陣列A 的電容從正輸入端上斷開，僅留下一個最小的單位電容C0，并將兩個電容陣列之間的連接開關閉合，此時繼續(xù)根據(jù)能量守恒定律計算出正輸入端電壓值為VIN-15/64VREF，相較于第6 步結束時的電平VIN-1/4VREF，增大了1/64VREF，符合第7 步需要改變的電壓大小，方案理論可行。

圖9 給出了第9 位與第10 位的比較方案。從第8 位比較開始，若比較器的輸出結果為1，那么需要將電容陣列A 中的電容從4C0至8C0每一步依次接入比較器的正輸入端。若比較器的輸出結果為0，那么需要將電容陣列B 中的電容同樣也從4C0至8C0每一步依次接入比較器的正輸入端。

圖9 第9 位和第10 位比較過程

4 芯片版圖與測試

圖10 是芯片在顯微鏡下的照片，為了隔離襯底噪聲，將模擬電路與數(shù)字電路分開放置。左側為模擬電路，并且加上了雙層的Seal Ring。由于開關采用的互補開關，因此控制邏輯輸出的控制信號較多，所以將數(shù)字控制邏輯放置于兩個電容陣列中間，可以減少連線的難度?？紤]到襯底的噪聲，這里所有模塊均用了雙層Seal Ring。并且模擬電路與數(shù)字電路分開供電。

圖10 芯片版圖照片

圖11 是芯片測試板，PCB 板采用雙層走線來實現(xiàn)芯片同外部接口的連接，PCB 板同芯片的接口采用沉金工藝，并通過金絲鍵合將芯片連接至PCB板，將芯片的模擬電路和數(shù)字電路分開供電，提供了10 位并行的排針讓芯片的二進制溫度數(shù)據(jù)能并行傳輸給現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）開發(fā)板的拓展IO 接口。

圖11 芯片測試板

圖12 是芯片測試場景的照片，芯片測試選用了3 臺儀器，分別為2 臺函數(shù)信號發(fā)生器和1 臺直流電壓源。

圖12 芯片測試

F120 型函數(shù)信號發(fā)生器用于產(chǎn)生了一個頻率為60 kHz 的時鐘信號，由于ADC 完成一次10 bit轉換需要15 個時鐘周期，因此采樣頻率為4 kHz。DF1641B 型函數(shù)信號發(fā)生器則用于產(chǎn)生200 Hz 的正弦波信號作為SAR ADC 輸入端的全擺幅輸入信號，其輸入振幅為550 mV，并且疊加了750 mV 的DC Offset 以形成一個0.2～1.3 V 的正弦波信號，大小同比較器仿真時的輸入范圍所對應。另用一臺3個輸出端的直流電壓源分別給芯片的模擬電路和數(shù)字電路供電，進行一個電源的隔離。用Artix-7 系列的FPGA 開發(fā)板作為ADC 芯片輸出信號的存儲模塊，其型號為xc7a35tcsg324。運用Vivado 進行仿真并完成相關程序的燒錄，最后用擴展IO 口對ADC 的信號進行讀取，在電腦中使用Vivado 的內(nèi)嵌工具lia 進行波形的讀取，并通過UART 協(xié)議讀取存儲器中的大量測試數(shù)據(jù)。

圖13 芯片靜態(tài)性能測試結果

圖14 是芯片的動態(tài)測試結果，該結果同樣需要UART 協(xié)議對FPGA 存儲器進行數(shù)字信息的讀取，并將得到的數(shù)據(jù)通過MATLAB 軟件中的算法程序處理才可以得出。該芯片無雜散動態(tài)范圍（Spurious-Free Dynamic Range，SFDR）為59 dB，SNDR 為45.1 dB，芯片有效位數(shù)7.2 bits。

圖14 芯片動態(tài)性能測試結果

導致以上測試所得結果惡化的主要原因有，流片工藝和版圖匹配的偏差，由于該設計為了節(jié)省ADC 的動態(tài)功耗降低了單位電容的數(shù)量，從而導致電容陣列的匹配程度并不理想。數(shù)字模塊位于兩個電容陣列的中間，雖然降低了版圖連線的難度，但在雙極型互補金屬氧化物半導體（Bipolar Complementary Metal Oxide Semiconductor，BiCMOS）的工藝中卻給襯底帶來了噪聲的干擾，導致芯片測試結果的惡化。

5 結語

本文采用TSMC BiCMOS 0.18 μm 1P4M 工藝，完成了應用于RFID 溫度傳感系統(tǒng)中感溫芯片部分模塊的研究與設計，并完成了流片和相應SAR ADC性能的測試驗證。

在現(xiàn)有的SAR ADC 電容陣列原理的基礎上，進行了電容陣列方案的進一步創(chuàng)新，提出了一種高3 位比較不消耗能量，且僅用64 個單位電容就能完成10 bit 比較的電容陣列方案。

測試結果表明芯片中ADC 的精度同仿真相比有一定程度的惡化，芯片版圖的失配影響占比重較大，需要對芯片進行一定程度的優(yōu)化，例如增加和優(yōu)化上位機的校準，或者在設計芯片的過程中增加數(shù)字校準電路可以從外部對芯片內(nèi)部偏置電路的連接方式進行修正。

后期將進一步對無源RFID 感溫芯片與讀寫器之間的收發(fā)通道進行研究。包括感溫芯片中數(shù)字基帶電路和調(diào)制電路的設計，調(diào)制電路與讀寫器之間傳輸信息的方式，相關空中接口協(xié)議的研究，以及標簽天線的設計。