楓林一號:一款面向高端裝備定制的低功耗時間敏感網絡芯片

全 巍 付文文 孫志剛 李 韜

(國防科技大學計算機學院 長沙 410073)

(w.quan＠nudt.edu.cn)

在眾多具有硬實時數據傳輸需求的領域,例如艦船、火箭、衛(wèi)星、列車、汽車等高端裝備,目前主要采用現(xiàn)場總線來保障數據傳輸的實時性.但隨著上述裝備的智能化發(fā)展,其數據采集技術和數據處理能力都得到了極大的提升,從而對裝備內數據交換網絡的帶寬和確定性(包括延遲、抖動、可靠性)等提出了現(xiàn)場總線無法滿足的要求.

作為解決上述問題的一項新型網絡技術,時間敏感網絡(time sensitive networking,TSN)技術在標準以太網基礎上增加確定性數據傳輸機制,可提供高帶寬、高確定性的數據傳輸服務.但是,由于TSN技術應用領域眾多,其標準覆蓋廣泛且還在發(fā)展完善中,而定制化的TSN芯片設計目前缺乏良好且一致的架構定義,多樣化的應用需求和寬泛的TSN標準之間難以建立直接的對應關系,使得面向場景進行TSN芯片定制困難.

目前國內的TSN技術發(fā)展相對滯后,尤其在TSN核心芯片方面還沒有全自主化的產品.當前已有的TSN解決方案大多基于國外芯片或者基于國外核心IP(如Intel)采用FPGA實現(xiàn),但國外的TSN芯片由于僅支持TSN基礎標準,無法良好適配不同的核心裝備應用場景,并且存在管理配置復雜的問題.而基于國外核心IP的FPGA解決方案則存在IP功能單一、系統(tǒng)功耗高等問題.隨著艦船、火箭、衛(wèi)星、列車、汽車等核心裝備的信息化和智能化程度不斷提高,TSN芯片勢必成為制約上述領域發(fā)展的核心元器件.

在上述背景下,Open TSN項目組根據高端裝備數據交換網絡中存在的多樣化的應用數據類型(時間敏感、帶寬保障、盡力轉發(fā))、兼容標準以太網接入、相對封閉且功耗要求苛刻的執(zhí)行環(huán)境等需求,基于開源TSN芯片開發(fā)方法(包括Open TSN參考規(guī)范[1-3]、源代碼和驗證環(huán)境[4-5]),研制了一款低功耗的TSN芯片——銀河衡芯時間敏感交換芯片HX-DS09,代號“楓林一號”.該芯片于2021年2月22日完成了測試驗證,芯片功能與預期一致.“楓林一號”芯片具有3個主要特點:

1)采用直通式時間敏感交換架構,可提供亞微秒級單跳數據傳輸延遲(頭進頭出)和抖動保障能力;

2)支持端、交換和交換端3種工作模式,支持多種類型的應用流量,可實現(xiàn)環(huán)形、線性、星形等拓撲的系統(tǒng)級組網;

3)針對封閉式裝備環(huán)境的低功耗定制優(yōu)化,功耗小于0.5W,可滿足低功耗確定性應用需求.

“楓林一號”芯片可應用于大型艦船、航空航天器、列車、汽車等具有確定性數據傳輸需求的大型裝備系統(tǒng).

1 “楓林一號”芯片特性

“楓林一號”芯片采用國產130 nm工藝流片,芯片面積為9 mm×9 mm,芯片封裝為256引腳QFP封裝.芯片實物如圖1(a)所示,其詳細特征為:

1)8路GMII數據交換接口,1路GMII控制接口;

2)峰值功耗為0.46 W;

3)支 持802.1AS,802.1Qbv,802.1Qch,802.1 Qcc等標準;

4)支持端、交換和交換端3種工作模式;

5)支持時間敏感、帶寬預約和盡力轉發(fā)3種流量混合傳輸;

6)支持流量注入和流量提交精準時刻控制;

7)支持16 K個虛擬通道;

8)硬件調度時間槽設置范圍為4～512μs.

Fig.1 HX-DS09 chip＆evaluating board圖1 “楓林一號”芯片及其驗證板

對比當前國外主流的支持TSN功能的芯片,如表1所示,BCM53154和Marvell-88E6390所支持的接口類型相對豐富,但2款芯片都采用了片上系統(tǒng)的設計方式,片上集成了CPU用于芯片的管理控制,芯片整體功耗較高,管理控制復雜.而“楓林一號”和NXP-SJA1105TEL都是面向特定應用領域的芯片,其中NXP-SJA1105TEL是面向車載應用領域的TSN芯片,端口數目較少,支持基礎的TSN標準.“楓林一號”芯片支持的TSN標準更加豐富,所支持的幀剝奪標準可有效降低芯片傳輸抖動,此外該芯片還具有應用模式靈活、管理配置簡潔和低功耗等優(yōu)勢.

Table 1 Comparison of Typical TSN Chips表1 典型TSN芯片對比

2 “楓林一號”芯片架構

針對高端裝備中確定性數據交換需求,“楓林一號”芯片采用直通式時間敏感交換架構,如圖2所示.該架構基于報文元信息進行直通式交換,有效降低了報文交換延遲;支持報文分片與重組,超過128B的長報文將被切分為多個64～128 B的短報文,從而獲得更加精確的報文延遲抖動控制;采用端和交換一體的融合設計,能支持標準以太網設備直接接入,豐富和擴展了芯片的應用場景.

Fig.2 HX-DS09 architecture圖2 “楓林一號”芯片架構

“楓林一號”面向封閉式裝備環(huán)境的中小型組網場景,采用了面向場景優(yōu)化的低功耗定制設計,包括:時分復用的集中緩存設計極大壓縮了片上緩存容量,進而減小了芯片的面積和功耗;多功能TSN標簽設計不僅可用于流量的識別還可以攜帶軟件生成的數據交換控制信息,降低芯片硬件邏輯復雜度;軟硬件協(xié)同的高精度時鐘同步設計在精確的硬件時間戳記錄保障下將復雜的同步計算和可靠控制使用軟件實現(xiàn),減少了芯片硬件邏輯資源的使用量.

3 “楓林一號”組網示例

為驗證“楓林一號”芯片功能,本文構建了包含2塊芯片驗證板,如圖1(b)所示,5臺PC機和1臺TSN測試儀的芯片驗證環(huán)境,如圖3所示.在測試環(huán)境中,本文主要進行了5項驗證測試:節(jié)點Ping測試、轉發(fā)延遲測試、時鐘同步精度測試、Qbv調度測試和Qch調度測試.其中Ping測試主要用于驗證芯片通路以及分片重組等邏輯功能是否正常,測試顯示芯片在不同長度Ping報文下均可正常工作.最短轉發(fā)延遲測試采用TSN測試儀注入單個64 B報文獲得轉發(fā)延遲,經測試在單個“楓林一號”芯片中的64 B報文轉發(fā)延遲為698 ns(頭進尾出).

時鐘同步測試結果如圖4(a)所示,在20 Hz頻率下系統(tǒng)的時鐘同步可以保持在120 ns偏差內.Qch調度測試和Qbv調度測試結果如圖4(b)(c)所示,2項測試均由TSN測試儀產生一條時間敏感流量(周期為100μs,長度為128 B),一條會擁塞丟包的盡力轉發(fā)背景流量(900 Mbps),2種確定性調度模式的硬件調度周期均為64μs.從圖4中測試數據可見,在Qch模式下,無背景流和有背景流下時間敏感報文端到端延遲均可控制在Qch調度模型的理論上下界64～192μs內.Qbv模式下,無背景流和有背景流下時間敏感報文端到端延遲為1 924～2 116 ns,3 448～4 632 ns,抖動為192 ns,1184 ns.這2種端到端報文延遲均包含了傳輸路徑延遲,結果符合預期.

Fig.3 HX-DS09 evaluating environment圖3 “楓林一號”演示驗證環(huán)境

Fig.4 HX-DS09 evaluating results圖4 組網示例實驗數據

“楓林一號”芯片測試結果表明:該芯片可以滿足已知的TSN應用場景需求.例如目前要求最為苛刻的自動駕駛領域[6]對數據傳輸端到端延遲約束為小于10μs,抖動在幾μs,這一需求可以在楓林芯片的Qbv調度模式下滿足.而針對遠程醫(yī)療[6]的3～10 ms延遲和小于2 ms的抖動需求則可以采用配置簡化的Qch調度模式下滿足.

4 “楓林一號”目標應用場景

“楓林一號”芯片是國防科技大學銀河衡芯時間敏感交換系列芯片的第1款芯片,主要應用在以航空航天、艦船、列車/汽車等為代表的具有硬實時數據交換需求的封閉式組網環(huán)境.基于“楓林一號”構建的時間敏感網絡可為上述應用中的敏感控制信息提供確定性傳輸保障,為音視頻等數據提供傳輸帶寬保障,同時盡力轉發(fā)其他非關鍵流量.這種一體化的組網實現(xiàn)可以突破現(xiàn)有多網并存的復雜組網局面,簡化系統(tǒng)設計和提高系統(tǒng)通信效率,進而為上述領域的智能化發(fā)展奠定基礎.