帶校準的高速MIPI電路設計

陳 陽,鄧紅輝,陳昕宇

(合肥工業(yè)大學 電子科學與應用物理學院,安徽 合肥 230601)

移動產業(yè)處理器接口(Mobile Industry Processor Interface, MIPI)是一種新型接口技術,有4種工作模式,即高速接收模式、高速發(fā)射模式、低功耗接收模式、低功耗發(fā)射模式。高速模式用于傳輸圖像數據,低功耗模式用于傳輸指令,這樣在保證高速傳輸的同時功耗也降低了。

基于MIPI接口高速低功耗的優(yōu)勢,文獻[1]采用TSMC 0.18 μm CMOS工藝設計了通道數為1的MIPI接口,單通道最大傳輸速率為500 MHz,整體電路最大傳輸速率為500 MHz;文獻[2]采用SMIC 0.13 μm工藝設計了通道數為2的MIPI接口,單通道最大傳輸速率為500 MHz,整體電路最大傳輸速率為1 GHz;文獻[3]采用90 nm CMOS工藝設計了通道數為2的MIPI接口,單通道最大傳輸速率為1 GHz,整體電路最大傳輸速率為2 GHz?；谝苿与娫挼娘@示屏串行接口(Display Serial Interface, DSI)協(xié)議設計的MIPI接口,理論上單通道的傳輸速率可以達到1 GHz,且最多可以有4個數據通道,實現4 GHz的傳輸速率。

本文設計的MIPI接口電路用于高分辨率有源矩陣有機發(fā)光二極體(active-matrix organic light-emitting diode,AMOLED) 手機顯示驅動芯片,基于DSI協(xié)議進行設計,包括1個時鐘模塊和4個數據通道模塊。數據通道用來傳輸高速數據或者協(xié)議指令,時鐘通道為4個數據通道提供時鐘。高速接收模塊是MIPI接口實現高速率傳輸的關鍵模塊,本文重點介紹了該模塊的設計。高速傳輸模式中最主要的是高速比較器的設計,為了確保高速比較器的精度,本文設計了高速比較器的校準模塊,實現了單通道1 GHz的圖像數據傳輸速率。

1 高速數據傳輸協(xié)議

基于DSI協(xié)議[4-5]的顯示驅動接口,有高速模式和低功耗模式,為了降低在傳輸過程中的功耗,指令是用低功耗模式傳輸,此模式輸入電壓典型值為0～1.2 V,傳輸速率最高為10 MHz;圖像數據使用高速模式傳輸,此模式輸入電壓典型值為100～300 mV。

數據通道狀態(tài)轉移情形如圖1所示。當從機沒有動作時各個數據通道所接收到的指令都為低功耗(low power,LP)LP-11,當主機向從機發(fā)送高速接收請求序列LP-11→LP-01→LP-00,從機通過檢測 LP-11→LP-01和LP-01→LP-00的變化,打開高速接收模塊的使能信號,從機準備從主機接收高速數據。主機開始向從機發(fā)送高速數據之前會發(fā)送開始傳輸(start of translation,SoT,00011101) 指令,SoT指令后是高速數據傳輸(high speed translation,HST),當主機向從機發(fā)送完高速數據后退出高速模式,結束傳輸(end of translation,EoT),回到低功耗模式,發(fā)送指令LP-11。

圖1 數據通道狀態(tài)轉移情形

主機向從機發(fā)送的進入高速接收指令如圖2所示。主機發(fā)送的開始傳輸數據指令如圖3所示。

圖2 進入高速接收模式指令

圖3 開始傳輸數據指令

MIPI物理層根據上述協(xié)議內容進行高速模式和低功耗模式的切換,在保證高速傳輸的前提下降低了功耗。

2 整體結構和電路設計

本文設計的MIPI接口共有5個通道,包括4個數據通道和1個時鐘通道,其中每個通道和主機之間只需2條數據線相連,物理層結構如圖4所示。

圖4 物理層結構

高速接收模塊結構如圖5所示。該模塊主要由高速比較器校準模塊、高速比較器模塊及串行轉并行模塊構成,其中前2個模塊是決定MIPI接口傳輸速率的關鍵模塊。在高速模式下,主機發(fā)送低擺幅的差分信號,經過從機高速接收模塊中的高速比較器轉換為邏輯電平,輸出給串行轉并行模塊,高速時鐘對串行數據進行雙邊沿采樣,將串行數據轉換為并行數據,然后由后續(xù)的數字電路處理。

圖5 高速接收模塊結構

2.1 帶校準的高速比較器模塊

2.1.1 高速比較器

在MIPI接口高速接收模塊中,比較器[6-9]是最核心的部分,其速度、功耗及噪聲等性能對整體具有很重要的影響。傳統(tǒng)的多級開環(huán)比較器由于多級比較器限制了其帶寬,其速度并不能很快,綜合考慮精度和速度的均衡,本文在比較器前增加預放大器電路。

預放大器電路如圖6所示。本文設計的預放大器依靠附加電流來提高增益,MN1和MN2作為恒流源為MP1和MP2提供電流,從而提高電路的增益。Iconst和Itrimm為2路電流,其中Iconst電流值為定值,Itrimm的電流值在校準結束后確定,這樣在提高比較器增益的同時又減小了輸入失調誤差對電路精度的影響。

圖6 預放大器電路

本文設計的預放大電路采用差分輸入,理想情況下兩邊的輸入對管是對稱的,但由于工藝的影響,實際上輸入對管是不對稱的,這就會造成比較器的輸入失調誤差,本文采用注入電流的方式來減小輸入失調,注入的電流分別是Iconst和Itrimm。在校準時預放大器的輸入端接地,即K1、K2斷開,K3閉合。

本文設計的高速比較器電路如圖7所示。圖7中,輸入信號為預防大器的輸出信號A、B,經過兩級共源共柵結構得到比較器的輸出;同時在兩級共源共柵結構之間利用鎖存結構來提高比較器的速度,從而實現高速比較器的功能。分析該電路可知,當輸入信號A比B大時,vout2輸出高電平,反之vout2輸出低電平。

圖7 高速比較器電路

2.1.2 高速比較器校準電路

高速接收模塊校準原理如圖8所示,虛線框中是產生Iconst電流的cascode電流鏡支路,Ibcal為固定電流值,因此Iconst的電流值也是確定的;Itrimm的電流值也是鏡像的Ibcal的值,實線框中是產生Itrimm電流的cascode電流鏡支路,但是這5路支路的開斷是由每條支路的K1、K2開關控制的,而K1、K2的開斷是由5位寄存器控制的,當該支路接入電路時,K1閉合、K2斷開,反之則該支路斷開。每條支路尺寸的比例關系為16∶8∶4∶2∶1。在校準階段寄存器的變化為11111—00001—11111,Itrimm的電流值變化呈階梯狀。

Itrimm電流最大時寄存器為11111,此時相當于在原來較小失調誤差的基礎上人為注入一個較大誤差,隨著Itrimm的電流值逐漸減小,其“誤差”也會隨之減小,當比較器的輸出結果發(fā)生跳變時,數字部分會記錄下此時寄存器的值setoffs[a],Itrimm的電流值繼續(xù)變化,此時比較器的輸出結果不變;當Itrimm的電流值變?yōu)樽钚『筮€要再從小到大變化1次,此時就相當于Iconst一側人為注入一個“誤差”,隨著Itrimm電流值增大,“誤差”會越來越小,當比較器輸出結果變化時,數字部分會記錄下此時寄存器的值setoffs[b],并比較setoffs[a]和setoffs[b],若相等則校準完成后寄存器的值為setoffs[a]=setoffs[b],若不相等則將2個值求平均,校準完成后寄存器的值為離平均數近的值。

根據協(xié)議,高速比較器的校準是在初始化完成后進行的,即在數據的傳輸過程中Itrimm的電流值不再變化,也不再進行校準。采用注入電流校準既可以提高預放大器的增益,又可以減小失調誤差。

圖8 高速接收模塊校準原理圖

2.2 串行轉并行模塊

考慮到數字模塊對數據的處理速度比高速比較器最快的傳輸速度慢,設計了串行轉并行電路,該模塊的主要作用是對高速比較器輸出的邏輯電平根據高速時鐘進行雙邊沿采樣,將傳來的串行數據轉為2路并行數據,輸出給后級的數字模塊進行處理。

D觸發(fā)器電路如圖9所示。圖9中,cn為復位信號,cp為時鐘信號,cpd是由cp經2個反相器得到的,即cpd和cp之間有一定的延時,DP/DN為D觸發(fā)器的輸入信號。該觸發(fā)器為上升沿觸發(fā)。

圖9 D觸發(fā)器電路

在初始化階段,沒有時鐘信號,cn為高電平,此時A為0。

當時鐘信號到達上升沿時,若此時DP=1,DN=0,則IN2=IP1=0,IN1=IP2=1,QP=1,QN=0。

當時鐘為高電平時,若輸入信號未變,則輸出不會改變;若輸入信號為DP=0,DN=1,此時M2導通,但是M6截止,QP/QN的值仍不變。

當時鐘信號達到上升沿時,若此時DP=0,DN=1,則IN2=IP1=1,IN1=IP2=0,QP=0,QN=1。

3 仿真結果

本文采用UMC 80 nm工藝設計,采用Cadence Spectre進行設計和仿真,對HSRX電路在不同工藝角下進行仿真,均可以得到較為理想的實驗數據。仿真結果表明,當輸入數據頻率為1 GHz時,可以得到較好的輸出。

高速比較器的精度為5 mV,仿真結果如圖10所示。本文設計的高速比較器為差分輸入,且輸入電壓擺幅較小,為100～300 mV,高速接收模塊設計指標中輸入共模電壓最小為70 mV,最大為330 mV,因此設計必須保證高速比較器的最小精度小于30 mV;本文設計的高速比較器精度為5 mV,滿足設計要求。

圖10 高速比較器精度仿真結果

高速比較器的延時為328.5 ps,仿真結果如圖11所示。比較器都會有傳輸延時,在設計比較器時希望其延時越小越好,對于高速比較器更需要較小的傳輸延時,這樣才能保證在傳輸過程中不會出現丟失數據的情況,本文設計的高速比較器傳輸速度為1 GHz,傳輸延時為328.5 ps,滿足要求。

圖11 高速比較器傳輸延時仿真結果

對本文設計的高速比較器進行整體仿真,輸入的正弦信號頻率為500 MHz,擺幅為100～300 mV,時鐘頻率為1 GHz,高速比較器的仿真結果如圖12所示。

圖12 高速比較器輸出波形

串行轉并行模塊是將dp上的數據轉為并行的2路數據。本文用隨機數產生器作為輸入信號dp、dn,其中dp上的數據為有效數據,經過串行轉并行模塊得到的輸出波形如圖13所示。從圖13可以看出,本文設計的串行轉并行模塊可以實現其功能。

圖13 串行轉并行輸出波形

高速接收模塊的整體版圖如圖14所示,其中包括電平移位電路、比較器電路、比較器的校準電路及串行轉并行電路。

圖14 高速接收模塊版圖

在完成高速接收模塊版圖后,對其進行了參數提取和后仿真,比較器精度的后仿真結果如圖15所示,在與前仿真環(huán)境相同的情況下,比較器的精度仍可以達到5 mV,滿足設計指標。高速接收模塊的后仿真結果如圖16所示,在與前仿真環(huán)境相同的情況下,其輸出波形滿足要求。

圖15 高速比較器精度后仿仿真結果

圖16 高速接收模塊后仿仿真結果

本文設計的MIPI接口在保證其性能指標的基礎上增加了MIPI接口通道數,單通道傳輸速率達到1 GHz,最大傳輸速率為4 GHz,與文獻[1-3]的MIPI接口相比,本文設計的MIPI接口既保證了其性能指標,又提高了其最大傳輸速率。

4 結 論

本文對MIPI接口高速接收模塊進行了研究與設計,介紹了高速比較器電路、高速比較器校準電路及串行轉并行電路;完成了高速接收模塊的版圖設計,并對其進行了后仿真。為了保證高速比較器的增益,本文設計了預放大器電路;為了保證比較器的精度,設計了比較器輸入失調電壓的校準模塊。仿真結果表明，本文設計的高速接收模塊可以實現單通道1 GHz的數據傳輸速率。MIPI接口目前進行到版圖階段,后續(xù)會對其進行流片、測試,進一步對該設計進行驗證。