帶浮空層的LDMOS 器件特性研究

趙婉婉，馮 懿，陳子馨

（1.上海電力大學(xué)，上海200090；2.國核自儀系統(tǒng)工程有限公司，上海200241）

引言

隨著功率半導(dǎo)體器件的不斷發(fā)展，功率器件逐漸成為人們研究的熱門器件。而橫向雙擴(kuò)散金屬氧化物半導(dǎo)體（LDMOS）作為常用的功率器件，因其制造工藝簡(jiǎn)單且易實(shí)現(xiàn)，一直是人們研究的重點(diǎn)[1]。

導(dǎo)通電阻和擊穿電壓作為L(zhǎng)DMOS 的重要參數(shù)，低導(dǎo)通電阻高擊穿電壓一直是研究學(xué)者研究的主要方向[2]。提高LDMOS 器件性能的技術(shù)有：超結(jié)技術(shù)[3]、場(chǎng)板技術(shù)[4]、降低器件表面電場(chǎng)[5]等技術(shù)。降低器件表面電場(chǎng)（Reduced Surface Field，RESURF）技術(shù)，通過輔助耗盡作用，優(yōu)化LDMOS 器件漂移區(qū)的電場(chǎng)分布，提升LDMOS 器件性能。隨著RESURF 技術(shù)的不斷發(fā)展與改善，人們提出了Double-RESURF 及Triple-RESURF 結(jié)構(gòu)等改善器件的性能。RESURF 技術(shù)，主要是通過優(yōu)化器件的橫向電場(chǎng)，提高器件擊穿電壓，達(dá)到改善器件擊穿電壓的目的。而器件擊穿電壓大小，不僅與器件橫向電場(chǎng)有關(guān)，也與器件的縱向電場(chǎng)有關(guān)。通過對(duì)器件縱向電場(chǎng)的優(yōu)化，也能有效改善器件的擊穿特性。

本文在Double RESURF 器件結(jié)構(gòu)的基礎(chǔ)上，通過在襯底上引入部分N 型浮空層，構(gòu)建了一種帶有部分浮空層 的LDMOS （Partial floating layer LDMOS，PFL-LDMOS）。利用TCAD 仿真軟件，對(duì)器件進(jìn)行電學(xué)仿真，通過對(duì)仿真結(jié)果的分析與討論，進(jìn)一步優(yōu)化器件的結(jié)構(gòu)參數(shù)，改善器件性能。

1 器件結(jié)構(gòu)

圖1 為器件的結(jié)構(gòu)圖，其中（a）為PFL-LDMOS 結(jié)構(gòu)圖，（b）為具有Double RESURF 結(jié)構(gòu)的LDMOS（D-LDMOS），（c）為傳統(tǒng)LDMOS（Con-LDMOS）器件結(jié)構(gòu)圖。圖中Ld 表示器漂移區(qū)長(zhǎng)度，Tepi 為浮空層距離器件漂移區(qū)的距離以此來表示浮空層的位置，Lf 表示器件浮空層的長(zhǎng)度。由圖可知D-LDMOS 相較于傳統(tǒng)LDMOS 器件，漂移區(qū)中摻雜了P 型埋層，P 埋層輔助耗盡漂移區(qū)，改善器件性能。PFL-LDMOS 在D-LDMOS 的基礎(chǔ)上，引入浮空層，在縱向電場(chǎng)上引入了新的電場(chǎng)峰值，優(yōu)化器件的縱向電場(chǎng)，提高器件擊穿電壓。

本文所研究的器件漂移區(qū)長(zhǎng)度Ld 為60um，外延層厚度Ts 設(shè)為20um，襯底摻雜濃度為e14cm-3，P 型埋層濃度為2e15cm-3位于器件表面。

2 仿真結(jié)果分析與討論

圖2 是PFL-LDMOS、D-LDMOS 以及Con-LDMOS器件的電勢(shì)分布圖以及電場(chǎng)分布圖。由圖2（a）可知，襯底上部分浮空層的引入，使得襯底上的等勢(shì)線向下延伸，襯底耗盡更完全。PFL-LDMOS 器件的擊穿電壓由DLDMOS 的754V 增加到817V；與Con-LDMOS 相比，PFL-LDMOS 擊穿電壓增加15%。圖2（b）和（c）為器件表面電場(chǎng)以及漏端電場(chǎng)分布圖，分析可知，PFL-LDMOS 器件由于襯底上浮空層的引入，器件縱向電場(chǎng)產(chǎn)生了新的電場(chǎng)峰值，使得器件縱向電場(chǎng)分布向襯底延伸，同時(shí)優(yōu)化了器件的表面電場(chǎng)，使得表面電場(chǎng)分布更加均勻，增大了器件擊穿電壓。器件結(jié)構(gòu)參數(shù)作為器件設(shè)計(jì)的重要參數(shù)，對(duì)器件性能會(huì)產(chǎn)生影響。為進(jìn)一步提升器件性能，通過器件參數(shù)的優(yōu)化，對(duì)器件參數(shù)與擊穿特性間的關(guān)系展開研究。

圖2 電勢(shì)分布圖以及電場(chǎng)分布圖

圖3 不同Lf 下，器件擊穿特性曲線與電場(chǎng)分布

圖3 為浮空層長(zhǎng)度Lf 下，器件擊穿特性曲線與電場(chǎng)分布。由圖（a）的仿真結(jié)果可以看出，浮空層長(zhǎng)度會(huì)影響器件擊穿特性。隨著器件浮空層長(zhǎng)度的增加，擊穿電壓先隨Lf 的增加而增加，當(dāng)浮空層長(zhǎng)度等于30um 時(shí)，器件擊穿電壓達(dá)到最大值，而后隨著浮空層長(zhǎng)度增加器件擊穿特性較小。當(dāng)浮空層較短時(shí)，器件漏端電場(chǎng)范圍較小，且器件電場(chǎng)在浮空層處產(chǎn)生的峰值較小，電場(chǎng)分布不均勻，器件擊穿電壓小，擊穿特性差。當(dāng)浮空層長(zhǎng)度較長(zhǎng)時(shí)，器件P 區(qū)與N 區(qū)無法達(dá)到劑量平衡，也會(huì)降低器件擊穿電壓。通過分析可知，相同條件下，當(dāng)浮空層長(zhǎng)度為30um時(shí)，器件擊穿特性達(dá)到最優(yōu)。

3 結(jié)論

本文提出了一種帶有部分浮空層的PFL-LDMOS，利用仿真軟件建立二維擊穿模型，通過器件參數(shù)優(yōu)化改善器件擊穿特性。仿真結(jié)果表明，浮空層的引入能有效提高器件擊穿電壓。參數(shù)優(yōu)化結(jié)果表明，當(dāng)浮空層長(zhǎng)度為30um 時(shí)，器件擊穿特性達(dá)到最優(yōu)；參數(shù)優(yōu)化結(jié)果為L(zhǎng)DMOS 器件設(shè)計(jì)提供依據(jù)。