S波段四通道小型化數(shù)字陣列平臺設計

中國電子科技集團公司第十研究所 荀海恩

數(shù)字陣列作為數(shù)字波束形成技術的硬件平臺，要求具有低尺寸、重量和功耗等優(yōu)點。本文實現(xiàn)了一種S波段四通道的數(shù)字陣列通用平臺。該平臺收發(fā)組件基于零中頻架構的集成寬帶射頻收發(fā)器；天線采用微帶形式；發(fā)射鏈路引入數(shù)字預失真技術，IMD3指標改善了30dB。該數(shù)字陣列平臺具有集成化程度高，高靈活性，通用性強，小型化，低功耗，等優(yōu)點。

高性能數(shù)字器件的出現(xiàn)，極大地推動了數(shù)字陣列和數(shù)字波束形成（DBF）技術的應用。因數(shù)字陣列具有高靈活度、高精度、快速掃描、低副瓣等優(yōu)點，廣泛應用于航空航天、軍事通信、電子戰(zhàn)以及移動通信等諸多領域。因此，數(shù)字陣列成為國內外研究的熱點。

本文設計了一種S波段四通道的數(shù)字陣列通用平臺。作為數(shù)字陣列的核心，其收發(fā)組件采用零中頻架構的集成寬帶射頻收發(fā)器，實現(xiàn)了從數(shù)字域到射頻域的轉換，不僅縮小了系統(tǒng)尺寸，簡化了系統(tǒng)架構，降低了系統(tǒng)功耗，而且極大地提高了系統(tǒng)靈活性。

1 系統(tǒng)集成化設計

數(shù)字陣列的設計按照自頂向下的思想，根據(jù)系統(tǒng)指標以及集成化、小型化的需求，按照功能劃分為數(shù)字收發(fā)組件、射頻放大濾波以及陣列天線三個主要模塊。

數(shù)字收發(fā)組件是整個數(shù)字陣列的核心，其性能指標和尺寸決定了整個數(shù)字陣列的優(yōu)劣，其原理框圖見圖1。從圖1所示可以看出，數(shù)字收發(fā)組件包含了2個集成寬帶射頻收發(fā)器、ARM、FPFA、滿足JESD204B協(xié)議的專用時鐘芯片、電源變換和上電時序控制網(wǎng)絡以及外部接口等。

圖1 數(shù)字收發(fā)組件原理框圖

集成收發(fā)器和FPGA之間的數(shù)據(jù)接口為高速串行接口JESD204B，相比于傳統(tǒng)的LVDS和LVCOMS等并行接口，其接口數(shù)量大為減少，配置更加靈活。相比于傳統(tǒng)的中頻采樣架構，該方案省去了中頻濾波器、鏡像抑制濾波器以及變頻器等分立器件，極大地縮小了系統(tǒng)尺寸。

2 數(shù)字預失真

射頻功率放大器不僅是發(fā)射鏈路中功率消耗最大的器件，而且其非線性還會影響系統(tǒng)信號傳輸?shù)馁|量。為了克服功率放大器效率和線性度之間的矛盾，本文利用數(shù)字預失真技術在保持系統(tǒng)高效的同時，還可以改善其線性度指標。

在本設計中，利用AD9375中集成的DPD內核，完成發(fā)射鏈路末級射頻功率放大器的線性化校準。其實現(xiàn)方案見圖2所示。與傳統(tǒng)數(shù)字預失真方案相比，該方案不僅減少了集成接口帶寬，將SERDES的線路數(shù)量減少了50%，縮小了系統(tǒng)的外形尺寸，而且DPD功耗低于100mW，是基于FPGA方案的十分之一。

圖2 基于AD9375的預失真方案

3 數(shù)字化設計

作為整個收發(fā)系統(tǒng)的核心，數(shù)字收發(fā)組件的設計直接影響了整個系統(tǒng)的性能。由于該數(shù)字收發(fā)組件的印制板上包含了高速數(shù)字信號、射頻信號、電源信號等各種信號，因此印制板設計時，必須考慮不同信號域的隔離以及電磁兼容問題。本文在設計時將電路中的關鍵信號和功能進行優(yōu)先級劃分。其中，最重要的是射頻線和JESD204B的阻抗匹配和隔離度；其次為芯片的電源域的劃分；最后為控制線路等線路的走線設計。數(shù)字收發(fā)組件的實物圖見圖3所示。

圖3 數(shù)字收發(fā)組件實物圖

4 實物測試

本文S波段四通道小型化數(shù)字陣列通用平臺關鍵指標的測試結果見表1所示。

表1 關鍵指標測試結果

本文設計了一種S波段四通道的數(shù)字陣列通用平臺。收發(fā)組件采用零中頻架構的集成寬帶射頻收發(fā)器，陣列天線采用微帶平板設計，相比于傳統(tǒng)方案，尺寸減小40%以上，功耗降低30%以上，同時具有集成度高，通用性強等優(yōu)點。此外，該設計針對發(fā)射鏈路末級射頻功率放大器采用了數(shù)字預失真技術，且數(shù)字預失真在射頻集成收發(fā)器內部實現(xiàn)，在功耗和性能方面相較于傳統(tǒng)DPD方案都有了極大地提高。