基于SV-DPI的圖像壞元修正FPGA自動(dòng)化驗(yàn)證

李艷龍，楊 琪，王雪峰

基于SV-DPI的圖像壞元修正FPGA自動(dòng)化驗(yàn)證

李艷龍，楊 琪，王雪峰

（西安微電子技術(shù)研究所，陜西 西安 710065）

為實(shí)現(xiàn)紅外圖像壞元修正FPGA（field programmable gate array）的快速驗(yàn)證，提高測(cè)試覆蓋性，設(shè)計(jì)了基于SV-DPI（SystemVerilog-direct programming interface）的FPGA自動(dòng)化驗(yàn)證平臺(tái)。采用DPI（direct programming interface）編程接口技術(shù)，實(shí)現(xiàn)了SystemVerilog平臺(tái)調(diào)用C＋＋編程語(yǔ)言，構(gòu)建了針對(duì)紅外圖像壞元數(shù)據(jù)的生成和檢測(cè)修正模型，建立了兩種語(yǔ)言在事務(wù)級(jí)（transaction level）模型的通信。結(jié)果表明相對(duì)于傳統(tǒng)驗(yàn)證方法，該平臺(tái)結(jié)構(gòu)簡(jiǎn)單，可以快速實(shí)現(xiàn)激勵(lì)產(chǎn)生、參考模型構(gòu)建、測(cè)試結(jié)果自動(dòng)比對(duì)等功能，實(shí)現(xiàn)了紅外圖像壞元檢測(cè)與修正FPGA的自動(dòng)化測(cè)試，功能覆蓋率達(dá)到100%，有效縮短FPGA測(cè)試平臺(tái)搭建和調(diào)試周期，提高了測(cè)試效率和測(cè)試質(zhì)量。

自動(dòng)化測(cè)試；FPGA驗(yàn)證；紅外圖像壞元修正；驗(yàn)證平臺(tái)

0 引言

紅外焦平面陣列成像系統(tǒng)以其結(jié)構(gòu)簡(jiǎn)單、探測(cè)能力強(qiáng)、穩(wěn)定性好、功耗低等優(yōu)點(diǎn)而廣泛應(yīng)用于武器裝備領(lǐng)域，在目標(biāo)跟蹤等方面起到十分重要的作用[1]。然而紅外焦平面器件受材料、工藝的影響，不可避免地存在壞元[2]。壞元大小通常僅有一個(gè)像素，表現(xiàn)為亮點(diǎn)或暗點(diǎn)，會(huì)直接影響探測(cè)器的成像質(zhì)量，從而影響與圖像處理相關(guān)的目標(biāo)檢測(cè)、目標(biāo)識(shí)別等處理結(jié)果。通常需要對(duì)未知壞元位置的圖像進(jìn)行壞元檢測(cè)與修正[3]等預(yù)處理。

圖像預(yù)處理數(shù)據(jù)量較大、實(shí)時(shí)性要求高，F(xiàn)PGA芯片是目標(biāo)硬件的理想選擇之一[4]。隨著設(shè)計(jì)復(fù)雜度和規(guī)模的不斷加大，F(xiàn)PGA在實(shí)際應(yīng)用中發(fā)生故障的可能性也相應(yīng)提高，將直接影響產(chǎn)品的可靠性[5]。測(cè)試驗(yàn)證是保證FPGA設(shè)計(jì)質(zhì)量的重要環(huán)節(jié)，隨著型號(hào)任務(wù)的不斷增加，測(cè)試人員需要具備在短時(shí)間內(nèi)完成對(duì)復(fù)雜FPGA設(shè)計(jì)進(jìn)行充分、全面驗(yàn)證的能力[6]。圖像規(guī)模不斷增大，處理算法日趨復(fù)雜，驗(yàn)證難度也在隨之增加，甚至由于無(wú)法構(gòu)建出這類復(fù)雜驗(yàn)證模型而不能采取傳統(tǒng)的驗(yàn)證方法，影響了驗(yàn)證效率和完備性。FPGA設(shè)計(jì)具有靈活性高、功能差異化大的特點(diǎn)，測(cè)試驗(yàn)證時(shí)需要針對(duì)性的編寫測(cè)試組件，難以建立高復(fù)用性測(cè)試平臺(tái)，然而人工搭建測(cè)試平臺(tái)耗時(shí)占整個(gè)功能驗(yàn)證周期的20%～30%。因此，要提高FPGA的驗(yàn)證效率，必須對(duì)測(cè)試平臺(tái)搭建進(jìn)行優(yōu)化和改進(jìn)。

目前，對(duì)于紅外圖像壞元檢測(cè)與修正FPGA的測(cè)試驗(yàn)證手段一般為樣例數(shù)據(jù)對(duì)比、采用UVM（universal verification methodology）驗(yàn)證方法學(xué)、使用Matlab進(jìn)行聯(lián)合仿真。但現(xiàn)有驗(yàn)證方法都存在各自的局限性：

1）使用設(shè)計(jì)師提供的樣例數(shù)據(jù)進(jìn)行結(jié)果比對(duì)時(shí)，其測(cè)試用例會(huì)存在局限性，如提供的數(shù)據(jù)是否正確有效，是否能夠保證功能覆蓋性，是否提供了異常情況的激勵(lì)等，無(wú)法保證驗(yàn)證工作的獨(dú)立性和有效性。

2）UVM驗(yàn)證方法學(xué)雖然具有移植性好、重用性高的優(yōu)點(diǎn)，尤其適合大規(guī)模IC（integrated circuit）設(shè)計(jì)的驗(yàn)證，在團(tuán)隊(duì)協(xié)作、維護(hù)方面優(yōu)勢(shì)明顯[7]。但UVM驗(yàn)證平臺(tái)的搭建比較復(fù)雜，相比于直接測(cè)試用例，UVM學(xué)習(xí)成本更高、搭建驗(yàn)證平臺(tái)的時(shí)間更多。因此，使用SystemVerilog直接測(cè)試的方式更有效率。

3）HDL（hardware designed language）仿真工具結(jié)合Matlab進(jìn)行數(shù)據(jù)生成、數(shù)據(jù)對(duì)比也可以實(shí)現(xiàn)復(fù)雜算法類FPGA的驗(yàn)證。由于測(cè)試過(guò)程中需要對(duì)大量測(cè)試用例進(jìn)行隨機(jī)化，生成及導(dǎo)入數(shù)據(jù)的操作靈活性較差，耗費(fèi)大量時(shí)間，難以分析驗(yàn)證結(jié)果。

基于現(xiàn)有驗(yàn)證方法的局限性，為了快速實(shí)現(xiàn)紅外圖像壞元檢測(cè)與修正算法建模，快速建立自動(dòng)化驗(yàn)證平臺(tái)，減少驗(yàn)證過(guò)程的人為干預(yù)，提高驗(yàn)證效率和覆蓋性，本文設(shè)計(jì)了基于SV-DPI（SystemVerilog-direct programming interface）的圖像壞元檢測(cè)與修正FPGA自動(dòng)化驗(yàn)證平臺(tái)，采用SystemVerilog驗(yàn)證語(yǔ)言結(jié)合DPI編程接口技術(shù)，實(shí)現(xiàn)了在仿真驗(yàn)證平臺(tái)中調(diào)用C＋＋語(yǔ)言，采用面向?qū)ο缶幊?，?lái)快速實(shí)現(xiàn)紅外圖像壞元檢測(cè)與修正算法功能的建模。

1 基于SV-DPI的自動(dòng)化驗(yàn)證方案

基于SV-DPI的自動(dòng)化驗(yàn)證利用SystemVerilog的直接編程接口（DPI）[8]連接C＋＋編程語(yǔ)言，實(shí)現(xiàn)SystemVerilog和C＋＋語(yǔ)言之間的數(shù)據(jù)通信。該平臺(tái)結(jié)合了C＋＋編程語(yǔ)言和SystemVerilog驗(yàn)證語(yǔ)言的優(yōu)點(diǎn)，實(shí)現(xiàn)激勵(lì)隨機(jī)約束生成，自動(dòng)化結(jié)果檢查的功能。

信號(hào)級(jí)通信屬于較低級(jí)別的模型，通信效率較低。當(dāng)需要?jiǎng)?chuàng)建復(fù)雜設(shè)備模型時(shí)，面向?qū)ο笳Z(yǔ)言能極大提高設(shè)計(jì)效率，使用事務(wù)級(jí)通信會(huì)使仿真的速度加快。本文驗(yàn)證方案的核心設(shè)計(jì)原則是使用SystemVerilog建立基本架構(gòu)，包括TestBench、驅(qū)動(dòng)器、監(jiān)控器、檢查器等；使用C＋＋實(shí)現(xiàn)復(fù)雜算法，如數(shù)據(jù)生成器、參考模型等；建立兩種語(yǔ)言之間的事務(wù)級(jí)（transaction level）模型通信，最終實(shí)現(xiàn)自動(dòng)化驗(yàn)證。

1.1 被測(cè)對(duì)象功能分析

開展測(cè)試前首先要分析被測(cè)對(duì)象的功能特點(diǎn)，梳理測(cè)試功能點(diǎn)，并設(shè)計(jì)測(cè)試用例。

由于應(yīng)用領(lǐng)域及使用場(chǎng)景的特殊性，要求FPGA設(shè)計(jì)具有高可靠性、高容錯(cuò)性以及妥善處理異常情況的能力。作為獨(dú)立測(cè)試人員，需要在有限時(shí)間內(nèi)全面、充分地設(shè)計(jì)測(cè)試用例，保證測(cè)試質(zhì)量。所以測(cè)試用例不僅應(yīng)該覆蓋所有正常情況，還應(yīng)涉及到邊界內(nèi)、邊界上、邊界外，特殊位置（壞元位置在圖像邊緣、出現(xiàn)連續(xù)壞元），壞元數(shù)量的性能測(cè)試、恢復(fù)性測(cè)試等。采用受約束的隨機(jī)激勵(lì)和直接測(cè)試激勵(lì)相結(jié)合的方式，可以有效保證測(cè)試的覆蓋性。

1.2 平臺(tái)構(gòu)建

驗(yàn)證平臺(tái)主體架構(gòu)基于SystemVerilog語(yǔ)言編寫，圖像數(shù)據(jù)生成以及參考模型部分使用C＋＋語(yǔ)言編寫?？蓪?shí)現(xiàn)多種圖像數(shù)據(jù)（正常圖像、存在不同壞元的圖像）的自動(dòng)化隨機(jī)生成，圖像數(shù)據(jù)的驅(qū)動(dòng)注入和監(jiān)控，圖像數(shù)據(jù)的輸出采集，與參考模型數(shù)據(jù)的自動(dòng)化比對(duì)功能。

驗(yàn)證平臺(tái)能夠在HDL仿真工具下運(yùn)行，整體結(jié)構(gòu)如圖1所示。

圖1 驗(yàn)證平臺(tái)整體結(jié)構(gòu)

驗(yàn)證平臺(tái)由6個(gè)模塊組成，分別是用例控制模塊（Case_n）、圖像數(shù)據(jù)生成模塊（C＋＋_gen_data）、圖像數(shù)據(jù)注入模塊（IN_agent）、圖像數(shù)據(jù)輸出采集模塊（OUT_agent）、參考模型模塊（C＋＋_reference_model）和數(shù)據(jù)結(jié)果比對(duì)模塊（checker）。圖像數(shù)據(jù)生成和參考模型模塊使用C＋＋語(yǔ)言編寫，其他模塊使用SystemVerilog語(yǔ)言編寫，各模塊功能如下：

1）用例控制模塊的功能是確定需要執(zhí)行的驗(yàn)證用例，控制圖像數(shù)據(jù)的生成，通知參考模型當(dāng)前的工作參數(shù)。

2）圖像數(shù)據(jù)生成模塊接收用例控制模塊參數(shù)后，通過(guò)算法生成相應(yīng)的圖像數(shù)據(jù)，通過(guò)DPI接口將數(shù)據(jù)傳遞給圖像數(shù)據(jù)注入模塊。

3）圖像數(shù)據(jù)注入模塊接收?qǐng)D像數(shù)據(jù)，按照器件時(shí)序?qū)?shù)據(jù)驅(qū)動(dòng)到DUT（design under test）上，同時(shí)使用內(nèi)部monitor將端口數(shù)據(jù)回采后輸出到參考模型。

4）圖像數(shù)據(jù)輸出采集模塊能夠按照輸出接口時(shí)序協(xié)議，監(jiān)控DUT輸出的圖像數(shù)據(jù)，并將數(shù)據(jù)打包傳輸給數(shù)據(jù)比對(duì)模塊，同時(shí)監(jiān)測(cè)接口時(shí)序，實(shí)現(xiàn)接口時(shí)序的自動(dòng)化檢查。

5）參考模型模塊模擬了DUT功能，將注入端口輸入到DUT的數(shù)據(jù)作為參考模型輸入，使用用例控制模塊的配置參數(shù)進(jìn)行數(shù)據(jù)處理，處理后的數(shù)據(jù)傳輸?shù)綌?shù)據(jù)結(jié)果比對(duì)模塊。

6）數(shù)據(jù)結(jié)果比對(duì)模塊將圖像數(shù)據(jù)輸出采集模塊采集到的圖像數(shù)據(jù)與參考模型計(jì)算的數(shù)據(jù)進(jìn)行數(shù)據(jù)比對(duì)，輸出結(jié)果信息和數(shù)據(jù)信息，實(shí)現(xiàn)數(shù)據(jù)的自動(dòng)化檢查。

1.3 圖像數(shù)據(jù)生成模塊設(shè)計(jì)

圖像數(shù)據(jù)生成模塊使用C＋＋程序模擬測(cè)試圖像的生成，使用類（class）實(shí)現(xiàn)數(shù)據(jù)生成算法，靜態(tài)封裝為OOP（object oriented programming）接口供SystemVerilog調(diào)用。該模塊接收用例控制模塊的輸入?yún)?shù)生成不同的測(cè)試圖像，采用約束隨機(jī)方式生成。具體過(guò)程為先隨機(jī)生成一幀正常的圖像，然后再將不同數(shù)量、位置、像素值的壞元隨機(jī)注入到圖像中，并記錄壞元的坐標(biāo)和數(shù)量。最終將生成的一幀圖像傳遞到圖像數(shù)據(jù)注入模塊。圖像數(shù)據(jù)的關(guān)鍵信息均能夠打印到控制臺(tái)上，方便驗(yàn)證人員調(diào)試。所生成的圖像數(shù)據(jù)能夠確保覆蓋全部測(cè)試用例，保證測(cè)試覆蓋性。邏輯流程如圖2所示。

程序結(jié)構(gòu)圖如圖3所示。圖像數(shù)據(jù)生成的C＋＋程序結(jié)構(gòu)中包含4個(gè)類：ImgEngine、ImgGen、BadPointGen、BPInsert。ImgGen用于生成原始圖像；BadPointGen用于生成壞元的信息，包含了壞元位置、壞元類型、壞元位置類型；BPInsert用于實(shí)現(xiàn)壞元的注入，該模塊接收壞元特征信息，將壞元替換到中心像素中；ImgEngine為頂層控制邏輯，實(shí)例化上述類，實(shí)現(xiàn)單個(gè)壞元、連續(xù)壞元注入以及壞元位置的遍歷等測(cè)試場(chǎng)景。

圖2 圖像生成邏輯框圖

1.4 參考模型設(shè)計(jì)

參考模型模塊使用C＋＋程序模擬圖像壞元檢測(cè)與修正功能，該模塊將最終處理完的圖像數(shù)據(jù)輸出到數(shù)據(jù)結(jié)果比對(duì)模塊進(jìn)行比對(duì)。同樣使用類（class）實(shí)現(xiàn)參考模型處理算法。接收AD模塊傳來(lái)的圖像數(shù)據(jù)，對(duì)×區(qū)域像素進(jìn)行排序，分別找到最大值，最小值和中值。接收用例模塊傳來(lái)的配置閾值等有關(guān)參數(shù)，來(lái)決定是否進(jìn)行壞元修正。如果滿足閾值要求則使用中值替換當(dāng)前像素，記錄當(dāng)前像素位置，修正計(jì)數(shù)器加一，邏輯流程如圖4所示。

圖3 圖像數(shù)據(jù)生成程序結(jié)構(gòu)圖

圖4 參考模型邏輯流程圖

2 實(shí)際應(yīng)用效果分析

該紅外圖像壞元檢測(cè)與修正FPGA所實(shí)現(xiàn)的功能為，將輸入圖像經(jīng)AD（analog digital）接口進(jìn)行采集，處理后的數(shù)據(jù)經(jīng)LVDS輸出。外部DSP作為控制主機(jī)，能夠通過(guò)總線接口配置閾值等參數(shù)。處理過(guò)程是對(duì)輸入的圖像逐幀先檢測(cè)壞元再修正。處理方式以待測(cè)像素點(diǎn)為中心，在3×3鄰域內(nèi)進(jìn)行判別，對(duì)比當(dāng)前待測(cè)像素點(diǎn)與鄰域內(nèi)其他像素點(diǎn)之間的亮度差值，當(dāng)差值大于設(shè)定的壞元閾值時(shí)，則判斷當(dāng)前待測(cè)像素點(diǎn)為壞元。最后采用中值濾波算法進(jìn)行壞元修正。

根據(jù)上述功能提取測(cè)試功能點(diǎn)，設(shè)計(jì)了如表1所示的測(cè)試用例。

依照上述自動(dòng)化驗(yàn)證方案設(shè)計(jì)測(cè)試平臺(tái)，其中3×3區(qū)域內(nèi)尋找中值和極值的算法采用快速中值濾波，原理如圖5所示。對(duì)于圖中的圖像區(qū)域，首先進(jìn)行一次列排序，得到A、B、C由大到小的排列順序。再進(jìn)行一次行排序，得到由大到小的排列順序，則得到最大值maxmax、最小值minmin、和中值Med[minmax，medmed，maxmin][9]。

利用該自動(dòng)化驗(yàn)證平臺(tái)，執(zhí)行了如表1所示中的10個(gè)測(cè)試用例，實(shí)現(xiàn)了圖像壞元測(cè)試激勵(lì)的隨機(jī)約束生成，數(shù)據(jù)結(jié)果自動(dòng)化檢查，測(cè)試點(diǎn)覆蓋了邊界內(nèi)、邊界上、邊界外，特殊位置（壞元位置在圖像邊緣、出現(xiàn)連續(xù)壞元），壞元數(shù)量的性能測(cè)試，恢復(fù)性測(cè)試，全面覆蓋了DUT的測(cè)試充分性要求。結(jié)果表明本文構(gòu)建的紅外圖像壞元數(shù)據(jù)的生成和檢測(cè)修正模型實(shí)現(xiàn)正確有效，設(shè)計(jì)的測(cè)試用例覆蓋全面、可控，實(shí)現(xiàn)了圖像壞元檢測(cè)與修正FPGA的自動(dòng)化測(cè)試，功能覆蓋率達(dá)到100%，確保了測(cè)試效率和測(cè)試質(zhì)量。

與傳統(tǒng)驗(yàn)證方法相比具備如下優(yōu)點(diǎn)：

1）通過(guò)高級(jí)語(yǔ)言實(shí)現(xiàn)紅外圖像壞元檢測(cè)與修正復(fù)雜模型比HDL語(yǔ)言更加容易，并且FPGA中實(shí)現(xiàn)的算法一般都會(huì)有成熟、可靠的高級(jí)語(yǔ)言模型，直接調(diào)用這些模型能夠極大提高平臺(tái)搭建速度。相比使用傳統(tǒng)單純采用SystemVerilog以及UVM驗(yàn)證方法，極大提高了平臺(tái)搭建速度，節(jié)省時(shí)間超過(guò)40%（如表2所示），從而有效縮短了FPGA整個(gè)功能驗(yàn)證周期，提高了驗(yàn)證效率。

表1 測(cè)試用例及執(zhí)行情況表

圖5 快速中值濾波

表2 搭建平臺(tái)時(shí)間對(duì)比

2）相對(duì)于UVM驗(yàn)證方法學(xué)，該平臺(tái)結(jié)構(gòu)簡(jiǎn)單、化繁為簡(jiǎn)，具備良好的靈活性和易維護(hù)性，不需要配置復(fù)雜的環(huán)境參數(shù)，降低了測(cè)試人員的學(xué)習(xí)成本，縮短了開發(fā)調(diào)試時(shí)間，非常適合FPGA的測(cè)試驗(yàn)證。無(wú)需調(diào)用UVM大量的資源庫(kù)，計(jì)算機(jī)資源占用更少，結(jié)合事務(wù)級(jí)模型通信使得運(yùn)行效率得到提高。

3 總結(jié)

本文實(shí)現(xiàn)了基于SV-DPI的紅外圖像壞元修正FPGA自動(dòng)化驗(yàn)證，采用SystemVerilog語(yǔ)言和C＋＋語(yǔ)言相結(jié)合的驗(yàn)證方案，構(gòu)建了針對(duì)紅外圖像壞元數(shù)據(jù)的生成和檢測(cè)修正模型，通過(guò)DPI實(shí)現(xiàn)SystemVerilog平臺(tái)與事務(wù)級(jí)C＋＋模型的通信。該驗(yàn)證方案結(jié)合了SystemVerilog事物處理能力強(qiáng)大的優(yōu)勢(shì)，以及C＋＋實(shí)現(xiàn)模型成熟、穩(wěn)定、重用性高的優(yōu)點(diǎn)，相對(duì)于傳統(tǒng)驗(yàn)證方法，平臺(tái)結(jié)構(gòu)簡(jiǎn)單，可以快速實(shí)現(xiàn)激勵(lì)產(chǎn)生、參考模型構(gòu)建、測(cè)試結(jié)果自動(dòng)化檢查等功能，實(shí)現(xiàn)了紅外圖像壞元檢測(cè)與修正FPGA的自動(dòng)化測(cè)試，功能覆蓋率達(dá)到100%，有效縮短了測(cè)試平臺(tái)搭建時(shí)間，提高了測(cè)試效率和測(cè)試質(zhì)量，切實(shí)有效地保證產(chǎn)品的可靠性。

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Automatic Verification of Field Programmable Gate Arrays for Dead Pixel Correction

LI Yanlong，YANG Qi，WANG Xuefeng

(Xi’an Microelectronic Technique Institute, Xi’an 710065, China)

To accelerate the simulation speed and improve the coverage of verification for a field programmable gate array (FPGA) implemented with dead pixel correction of an infrared image, an FPGA automatic verification platform based on SystemVerilog-Direct programming interface(SV-DPI) was designed. Using DPI programming interface technology, the C++ programming language was invoked by the SV platform. A generator and correction model for dead pixel data of infrared images was built. This established a communication between two languages on the transaction level. The results show that, compared with the traditional verification method, the proposed platform is simple in structure and can quickly generate a test vector, construct a reference model, and check results automatically. It realizes automated verification for an FPGA implemented with dead pixel detection and correction of an infrared image. The function coverage can reach 100%. It effectively shortens the period of construction and debugging for the FPGA verification platform and improves the efficiency and quality of verification.

automated testing, FPGA verification, dead pixel correction of infrared image, verification platform

TP306

A

1001-8891(2020)12-1192-06

2020-04-20；

2020-06-21.

李艷龍（1988-），男，吉林白城人，工程師，碩士。研究方向?yàn)镕PGA測(cè)試、測(cè)試自動(dòng)化技術(shù)。E-mail：470968999@qq.com。