應(yīng)用于AMOLED源極驅(qū)動(dòng)的具有DAC功能的輸出緩沖器設(shè)計(jì)

孫 蕊，鄧紅輝*，張 俊，權(quán) 磊，賈 晨

(1.合肥工業(yè)大學(xué) 微電子設(shè)計(jì)研究所，安徽 合肥 230009；2.深圳清華大學(xué)研究院，廣東 深圳 518057)

1 引 言

近些年來(lái)，由于AMOLED顯示面板的各項(xiàng)優(yōu)勢(shì)和應(yīng)用需求日益凸顯，用于AMOLED顯示的驅(qū)動(dòng)芯片成為大規(guī)模數(shù)模混合設(shè)計(jì)領(lǐng)域的研究熱點(diǎn)[1]。源極驅(qū)動(dòng)電路是AMOLED驅(qū)動(dòng)芯片的重要組成部分，它將圖像數(shù)據(jù)轉(zhuǎn)換成可以加載在面板像素電容負(fù)載上的不同灰階電壓。它包括圖像數(shù)據(jù)轉(zhuǎn)換和輸出緩沖，其中使用DAC將圖像數(shù)據(jù)轉(zhuǎn)換為相應(yīng)的灰階電壓。要使AMOLED面板顯示達(dá)到較高的分辨率和精度，輸入圖像數(shù)據(jù)通常為10 bit數(shù)據(jù)，所對(duì)應(yīng)的DAC也需要有10 bit的分辨率。綜合考慮到10 bit的DAC需要對(duì)面積、功耗和精度等進(jìn)行折中考慮，通常把10 bit的DAC分為兩級(jí)來(lái)實(shí)現(xiàn)。一種結(jié)構(gòu)是兩級(jí)電阻分壓DAC結(jié)構(gòu)[2]，該結(jié)構(gòu)精度好，面積和功耗適中。另一種DAC實(shí)現(xiàn)方式是第一級(jí)采用電阻分壓DAC，第二級(jí)采用插值運(yùn)放DAC，合理分配兩級(jí)DAC精度，可以達(dá)到芯片面積、功耗、精度之間的折衷。文獻(xiàn)[3]采用了7 bit電阻分壓DAC加上3 bit插值運(yùn)放DAC的結(jié)構(gòu)實(shí)現(xiàn)。文獻(xiàn)[4]采用了6 bit電阻分壓DAC加上4 bit插值運(yùn)放DAC的方式實(shí)現(xiàn)。文獻(xiàn)[3]的方式實(shí)現(xiàn)的DAC誤差較小，但芯片占用面積較大；文獻(xiàn)[4]方式實(shí)現(xiàn)的DAC誤差雖然比文獻(xiàn)[3]稍大，但芯片占用面積較小。此外，由于AMOLED像素電路的負(fù)載對(duì)于驅(qū)動(dòng)能力有一定的需求，僅依靠DAC的驅(qū)動(dòng)能力不足以將灰階電壓推送至面板，所以需要輸出緩沖器增強(qiáng)驅(qū)動(dòng)能力[3]。

本文采用了文獻(xiàn)[4]中6 bit電阻分壓DAC加上4 bit插值運(yùn)放DAC的兩級(jí)結(jié)構(gòu)，應(yīng)用文獻(xiàn)[3]中的插值運(yùn)放原理，針對(duì)AMOLED源極驅(qū)動(dòng)電路，設(shè)計(jì)了一種帶有4 bit DAC功能的緩沖器，實(shí)現(xiàn)4 bit DAC功能和輸出緩沖兩個(gè)目的，達(dá)到小面積、高精度和低功耗的設(shè)計(jì)。

2 源極驅(qū)動(dòng)電路中DAC結(jié)構(gòu)及原理

源極驅(qū)動(dòng)電路作用就是將圖像數(shù)據(jù)轉(zhuǎn)換為灰階電壓。由于顯示設(shè)備亮度與輸入電壓的非線性關(guān)系以及人眼對(duì)于亮度變化的非線性感官，需要進(jìn)行GAMMA校正。本設(shè)計(jì)使用10 bit非線性圖像數(shù)據(jù)配合線性DAC，來(lái)實(shí)現(xiàn)GAMMA校正和源極驅(qū)動(dòng)功能。如圖1所示，采用斜率調(diào)節(jié)單元產(chǎn)生GAMMA校正曲線的兩個(gè)電壓調(diào)節(jié)點(diǎn)，使輸出曲線貼合GAMMA曲線，線性DAC第一級(jí)采用6 bit的GAMMA校正電阻串DAC結(jié)合第二級(jí)4 bit的插值運(yùn)放DAC來(lái)實(shí)現(xiàn)功能[5]。第一級(jí)的電阻串DAC采用64個(gè)阻值相等的電阻分壓結(jié)合一個(gè)65選2的多路選擇器構(gòu)成。高6 bit的圖像數(shù)據(jù)選出第一級(jí)DAC的輸出電壓VH、VL，輸出到第二級(jí)。本文設(shè)計(jì)的第二級(jí)DAC是帶有DAC功能的輸出緩沖器。

圖1 提出的整體DAC結(jié)構(gòu)Fig.1 Structure of proposed overall DAC

3 電路設(shè)計(jì)

3.1 整體結(jié)構(gòu)設(shè)計(jì)

所設(shè)計(jì)的輸出緩沖器整體結(jié)構(gòu)示意圖如圖2所示，由輸入級(jí)、輸出級(jí)、可編程尾電流單元以及增益級(jí)構(gòu)成?？紤]顯示面板所需要的輸出電壓范圍為0.3～6.3 V，電壓范圍接近電源到地，要求緩沖器能夠支持全擺幅范圍的輸入輸出，因此采用軌對(duì)軌結(jié)構(gòu)的輸入級(jí)和輸出級(jí)。考慮到緩沖器需要有DAC的功能，本設(shè)計(jì)利用運(yùn)放差分對(duì)管工作在亞閾值區(qū)，跨導(dǎo)和電流成線性關(guān)系，通過(guò)尾電流可編程實(shí)現(xiàn)線性插值?？紤]輸出電壓10 bit輸出精度的要求，輸出電壓偏差(<±3 mV)需要比較小，需要緩沖器具有較大的開環(huán)增益，增益級(jí)采用Cascode結(jié)構(gòu)，通過(guò)提高輸出阻抗，來(lái)提高開環(huán)增益，并通過(guò)頻率補(bǔ)償電路提高穩(wěn)定性。此外，考慮實(shí)際顯示面板上有眾多通道，需要減少每一個(gè)緩沖器的靜態(tài)電流。

圖2 輸出緩沖器系統(tǒng)原理圖Fig.2 Block diagram of output buffer system

3.2 緩沖器主要指標(biāo)

輸出緩沖器需要驅(qū)動(dòng)30 pF的電容負(fù)載和10 kΩ的電阻負(fù)載，并且在一個(gè)行掃描周期內(nèi)完成對(duì)像素電路存儲(chǔ)電容的充電。由于第一級(jí)DAC的驅(qū)動(dòng)能力很小，需要輸出緩沖電路來(lái)提高灰階電壓的驅(qū)動(dòng)能力。輸出緩沖器采用單位增益運(yùn)放結(jié)構(gòu)，為了提高驅(qū)動(dòng)能力、滿足輸出電壓誤差小于±3 mV，要求緩沖器開環(huán)增益要達(dá)到65 dB以上。本設(shè)計(jì)應(yīng)用于1 080×2 160分辨率的AMOLED顯示面板，每一行的掃描時(shí)間為1/60/2160=7.7 μs，去除第一級(jí)DAC建立時(shí)間以及預(yù)留的時(shí)間裕度，輸出緩沖器的建立時(shí)間應(yīng)在5 μs以內(nèi)。由于每個(gè)輸出通道都對(duì)應(yīng)著一個(gè)輸出緩沖器，為了降低功耗，輸出緩沖器的靜態(tài)電流應(yīng)當(dāng)盡量小。

3.3 輸入級(jí)設(shè)計(jì)和DAC功能實(shí)現(xiàn)

為了使輸入范圍盡可能達(dá)到電源到地，輸入對(duì)管使用NMOS對(duì)管和PMOS 管并聯(lián)實(shí)現(xiàn)[6]。

NMOS對(duì)管和PMOS對(duì)管兩者并聯(lián)之后的輸入級(jí)的輸入共模范圍為：AVSS≤Vcm≤AVDD，保證了輸入級(jí)的軌到軌要求。

由于采用互補(bǔ)的PMOS對(duì)管和NMOS對(duì)管，軌對(duì)軌輸入運(yùn)放的輸入級(jí)等效跨導(dǎo)會(huì)隨著共模輸入電壓的變化發(fā)生變化，電路的直流增益、帶寬和相位裕度會(huì)隨著等效跨導(dǎo)的變化而變化。軌對(duì)軌輸入級(jí)結(jié)構(gòu)如圖3所示。但本文的緩沖器僅用于灰階電壓的建立，并且可以從下文的輸出與輸入關(guān)系得出緩沖器電路輸出的灰階電壓與等效跨導(dǎo)之間沒(méi)有關(guān)聯(lián)性，加入恒定跨導(dǎo)結(jié)構(gòu)[7]會(huì)不可避免地增加MOS數(shù)目，加大芯片面積，所以不需要加入恒定跨導(dǎo)結(jié)構(gòu)以節(jié)省功耗和面積。

圖3 軌對(duì)軌輸入級(jí)結(jié)構(gòu)Fig.3 Rail to rail input structure

本文設(shè)計(jì)的DAC功能的實(shí)現(xiàn)單元使用插值運(yùn)放結(jié)構(gòu)實(shí)現(xiàn)[8]，如圖4所示，包括電壓-電流轉(zhuǎn)換器、可編程電流單元和輸出級(jí)。圖4以NMOS差分輸入對(duì)管為例，闡述4 bit DAC功能實(shí)現(xiàn)。

圖4 DAC功能實(shí)現(xiàn)原理圖Fig.4 Principle of DAC function implementation

圖4中M1、M2和M3、M4為兩對(duì)NMOS輸入差分對(duì)管，M5、M6、M7、M8、M9為尾電流源，可以通過(guò)4位數(shù)據(jù)控制接入電路的尾電流大小。VH、VL是需要插值的高低電壓，分別連接M1和M4的柵端，將輸出電壓VOUT連接到M2和M3的柵極，形成閉環(huán)負(fù)反饋的單位增益緩沖器。兩個(gè)差分對(duì)大小相同，都被偏置在亞閾值區(qū)，差分對(duì)管M1和M2尾電流為IBH，差分對(duì)管M3和M4尾電流為IBL。尾電流IBH和IBL的大小由電流源M5、M6、M7、M8、M9決定，并通過(guò)4位數(shù)據(jù)D0、D1、D2、D3及其反相信號(hào)D0’、D1’、D2’、D3’控制。M5的電流為IU，M6～M8分別產(chǎn)生2IU、4IU、8IU的電流，通過(guò)4位數(shù)據(jù)控制的IBH和IBL，和為16IU，即若IBH=KIU，則IBL=(16-K)IU。兩個(gè)差分對(duì)的電流IDAC施加到電壓-電流轉(zhuǎn)換電路和輸出級(jí)。由于兩個(gè)差分對(duì)工作在亞閾值區(qū)，對(duì)于差分對(duì)等效跨導(dǎo)與輸出電壓VOUT的關(guān)系可以表示為：

(1)

(2)

對(duì)于處于亞閾值的MOS管的表達(dá)式為：

(3)

由式(1)、(2)聯(lián)立可知：

gm1(VH-VOUT)=gm4(VOUT-VL)，

(4)

又：gm和漏源電流是線性的關(guān)系，若IBH=K·IU，則IBL=(16-K)IU，帶入式(4)中，可得：

K(VH-VOUT)=(16-K)(VOUT-VL)，

(5)

化簡(jiǎn)后可得：

(6)

K取1，2，3…16。根據(jù)圖像數(shù)據(jù)從0000到1111變化選取出16個(gè)不同的電壓值，具體數(shù)值分配見(jiàn)表1。

表1 輸入數(shù)據(jù)與輸出電壓對(duì)應(yīng)關(guān)系Tab.3 Correspondence between input data and output voltage

尾電流源采用電流鏡結(jié)構(gòu)實(shí)現(xiàn)。通過(guò)尾電流源晶體管尺寸的比例關(guān)系精確鏡像基準(zhǔn)電流，確保由D3、D2、D1及D0分別控制的8I、4I、2I及1I電流的精準(zhǔn)比例關(guān)系，進(jìn)而保證輸出緩沖器插值的精確度。

3.4 輸出級(jí)電路設(shè)計(jì)

本文在設(shè)計(jì)輸出級(jí)時(shí)主要考慮3點(diǎn)：(1)輸出電壓需要達(dá)到軌對(duì)軌的要求，因?yàn)锳MOLED像素電路的驅(qū)動(dòng)灰階電壓范圍通常是模擬驅(qū)動(dòng)電路的電源到地；(2)輸出瞬態(tài)的充放電電流要足夠的大，因?yàn)檩敵黾?jí)需要驅(qū)動(dòng)的等效負(fù)載比較大，需要足夠大的電流達(dá)到快速建立的目的；(3)盡量小的靜態(tài)偏置電流。綜合考慮后，本文采用了前饋式Class AB作為輸出緩沖器的輸出級(jí)。如圖5所示，M1和M2組成浮動(dòng)電壓源，二極管連接的M3～M4和M5～M6分別為浮動(dòng)電壓源M1、M2的柵極提供偏置，兩個(gè)同相信號(hào)Iin1和Iin2直接驅(qū)動(dòng)輸出管M7和M8，M7和M8漏極相連，負(fù)載為容性負(fù)載，形成軌對(duì)軌輸出[9-10]。

圖5 Class AB輸出級(jí)結(jié)構(gòu)Fig.5 Class AB output stage structure

浮動(dòng)電壓源、偏置管及輸出管形成兩個(gè)跨導(dǎo)線性環(huán) M1、M3、M4、M7和M2、M5、M6、M8，形成AB類輸出?？鐚?dǎo)線性環(huán)確定了輸出管M7、M8的靜態(tài)電流，控制兩輸出管的柵源電壓，輸出管M7、M8呈推挽式輸出，輸出電壓范圍可達(dá)電源到地。同時(shí)，浮動(dòng)電壓源保證了當(dāng)一個(gè)輸出管的電流較大時(shí)，另一個(gè)輸出管的電流能保持一個(gè)最小值，從而防止MOS管進(jìn)入截止?fàn)顟B(tài)產(chǎn)生交越失真。

3.5 補(bǔ)償設(shè)計(jì)

由于緩沖器應(yīng)用于顯示驅(qū)動(dòng)芯片，需要連接的負(fù)載是大電容和電阻的串聯(lián)，電路的主極點(diǎn)會(huì)比較靠近原點(diǎn)，這會(huì)帶來(lái)穩(wěn)定性問(wèn)題，需要采取一定的補(bǔ)償方案。

如圖6所示，本文使用了Cascode Miller補(bǔ)償技術(shù)[11-12]，將補(bǔ)償電容置于共源共柵器件的源極和輸出節(jié)點(diǎn)之間。傳統(tǒng)Miller補(bǔ)償要求在輸出管的柵漏兩端分別接入補(bǔ)償電容，由于電容的前饋通路，會(huì)引入一個(gè)右半平面的零點(diǎn)，該零點(diǎn)減小了相位裕度，限制了單位增益帶寬。Cascode Miller補(bǔ)償在保留了傳統(tǒng)Miller補(bǔ)償極點(diǎn)分離效果的同時(shí)，避免了傳統(tǒng)Miller補(bǔ)償引入的右半平面零點(diǎn)，用較小的補(bǔ)償電容實(shí)現(xiàn)了頻率補(bǔ)償。同時(shí)，負(fù)載電阻的大小為10 kΩ，將負(fù)載電阻作為零點(diǎn)補(bǔ)償電阻可以起到很好的頻率補(bǔ)償作用，進(jìn)而減小補(bǔ)償電容CC的值。

圖6 帶補(bǔ)償?shù)木彌_器結(jié)構(gòu)Fig.6 Compensated buffer structure

3.6 整體電路設(shè)計(jì)

整體電路結(jié)構(gòu)圖如圖7所示。MP1、MP2、MP3、MP4、MN1、MN2、MN3、MN4為輸入對(duì)管，輸出連接反向輸入端構(gòu)成單位增益負(fù)反饋結(jié)構(gòu)，懸浮電流源MP10、MN10設(shè)置為與懸浮電壓源MP11、MN11相同的結(jié)構(gòu)，呈現(xiàn)對(duì)稱互補(bǔ)結(jié)構(gòu)，這種結(jié)構(gòu)匹配性較好。同時(shí)運(yùn)放的補(bǔ)償采用Cascode Miller補(bǔ)償，使用較小的電容就能達(dá)到補(bǔ)償效果，頻率特性好，使緩沖器工作在穩(wěn)定狀態(tài)。由于輸入對(duì)管都是工作在亞閾值區(qū)，靜態(tài)電流較小，實(shí)現(xiàn)低功耗。同時(shí)，將DAC和緩沖功能集中在一個(gè)電路上，節(jié)約了大量的芯片面積。

圖7 整體電路結(jié)構(gòu)圖Fig.7 Overall circuit structure diagram

4 電路版圖和仿真結(jié)果

采用了UMC80 nm的工藝對(duì)整個(gè)1 080×2 160分辨率的AMOLED源極驅(qū)動(dòng)電路進(jìn)行了設(shè)計(jì)，其中包含2 160個(gè)源極驅(qū)動(dòng)單元，每個(gè)驅(qū)動(dòng)單元都有一個(gè)帶有DAC功能的低功耗輸出緩沖器，帶有DAC功能的低功耗輸出緩沖器版圖(包含偏置電路)如圖8所示。

圖8 輸出緩沖器版圖Fig.8 Output buffer layout

輸出緩沖器輸入輸出電壓范圍都為0.2～6.3 V，面板等效負(fù)載R=10 kΩ，C=30 pF。在電源電壓為6.5 V條件下，對(duì)輸出緩沖器進(jìn)行PVT仿真，其幅頻和相頻特性曲線如圖9和圖10所示?？梢钥闯觯谳斎腚妷悍秶鷥?nèi)，輸出緩沖器的直流增益在70 dB以上，相位裕度在60°以上，可以保證輸出緩沖器閉環(huán)環(huán)路的穩(wěn)定性。在典型工作的3.3 V左右時(shí)，增益可達(dá)129 dB，相位裕度75°，增益帶寬9.4 MHz，增益滿足設(shè)計(jì)要求、穩(wěn)定性高。

圖9 輸出緩沖器幅頻曲線Fig.9 Output buffer amplitude frequency curve

圖10 輸出緩沖器相頻曲線Fig.10 Output buffer phase frequency curve

在中壓輸入范圍內(nèi)使用兩個(gè)相差60 mV的輸入(3～2.94 V)時(shí)，將4 bit圖像數(shù)據(jù)從1111到0000依次跳變可以得到輸出緩沖器的輸出結(jié)果如圖11所示，可以看出，緩沖器實(shí)現(xiàn)了4 bit DAC功能。

圖11 輸出緩沖器DAC功能實(shí)現(xiàn)Fig.11 Output buffer DAC function implementation

對(duì)輸出結(jié)果進(jìn)行采點(diǎn)取值并與表1所得的理論值進(jìn)行比較，可以得到輸出結(jié)果的誤差如圖12所示。在中壓輸入范圍內(nèi)，通過(guò)插值得到的電壓與理論值之間的最大誤差為0.255 mV，誤差均值0.153 mV。對(duì)于低壓和高壓輸入范圍同樣進(jìn)行上述仿真，可以得到低壓輸入(80 mV)情況下最大誤差為0.640 mV，誤差均值為0.406 mV；高壓輸入(100 mV)情況下最大誤差為2.041 mV，誤差均值為0.941 mV。仿真結(jié)果表明本文的插值緩沖器實(shí)現(xiàn)的DAC滿足誤差小于3 mV，并且符合本設(shè)計(jì)的三段式DAC曲線在中壓范圍精度最高、低壓其次、高壓精度最低的要求，在0.2～6.3 V的寬輸入范圍內(nèi)均具有良好的精度和線性度。

圖12 輸出緩沖器DAC誤差Fig.12 Output buffer DAC accuracy

對(duì)輸出緩沖器的電源抑制比進(jìn)行了仿真，如圖13所示。低頻時(shí)，電源抑制比為70 dB；1.6 MHz時(shí)，電源抑制比依然有50 dB。對(duì)輸出緩沖器的建立時(shí)間進(jìn)行了仿真，如圖14所示，達(dá)到精度90%時(shí)，從0.2 V到6.3 V的建立時(shí)間為1.49 μs；達(dá)到精度99%時(shí)，建立時(shí)間為2.49 μs；達(dá)到精度99.9%時(shí)，建立時(shí)間為3.5 μs。

圖13 輸出緩沖器電源抑制比Fig.13 Output buffer power supply rejection ratio

圖14 輸出緩沖器建立時(shí)間Fig.14 Output buffer settling time

表2列出了其他輸出緩沖器設(shè)計(jì)中軌對(duì)軌緩沖器的性能，通過(guò)對(duì)比可以看出本文的軌對(duì)軌緩沖器在寬輸入電壓范圍內(nèi)建立時(shí)間快、靜態(tài)電流小。

表2 本文緩沖器性能與其他設(shè)計(jì)比較Tab.2 Comparison of buffer performance with other designs

5 結(jié) 論

本文基于UMC80 nm的CMOS工藝，設(shè)計(jì)了一種應(yīng)用于AMOLED顯示驅(qū)動(dòng)芯片的帶有DAC功能的高性能輸出緩沖器。本文設(shè)計(jì)的緩沖器在整個(gè)輸入共模電壓范圍(0.2～6.3 V)內(nèi)增益大于70 dB、相位裕度都在60°以上，靜態(tài)電流較小，還具有高精度4 bit DAC性能，誤差小于指標(biāo)要求的3 mV，滿足了1 080×2 160分辨率AMOLED源極驅(qū)動(dòng)電路對(duì)于輸出緩沖器的要求。