一種基于最小均方算法的數(shù)字后臺校正方法

王艾意

摘要：本文介紹了一種數(shù)字后臺校正方法，針對在小工藝尺寸下，電容匹配精度不高，從而影響ADC性能的問題，提出了一種適用于逐次逼近型模數(shù)轉換器（ SAR ADC）的數(shù)字后臺校正方法。在MATLAB仿真環(huán)境中，給出了該方法的仿真結果。結果表明16位的SAR ADC在單位電容為3%的失配情況下，有效位數(shù)（ ENOB）由12.1位提升至14.8位，無雜散動態(tài)范圍（SFDR）由81 dB提升至100 dB。

關鍵詞：SAR ADC;數(shù)字后臺;電容失配校正;

0引言

模數(shù)轉換器（ ADC）是連接模擬世界與數(shù)字世界的橋梁，在納米工藝節(jié)點下，SAR ADC具有功耗低、結構簡單、易集成等特點成為研究熱點。但由于工藝誤差，電容的匹配精度難以高于0.1%，成為影響ADC線性度的主要因素。

為了消除電容間的失配，除了較好的電容陣列版圖之外，還需要對電容進行校正。校正方式包括數(shù)字校正與模擬校正。數(shù)字校正是指電容失配的消除在數(shù)字域完成，每一個電容的權重都對應一個數(shù)字碼字。校正的目的是讓數(shù)字權重逼近電容制造完成后在總電容陣列中所占的比重（即真實權重），從而消除電容失配。數(shù)字后臺校正是指沒有特定的校正模式，校正的過程完全在后臺自動進行。

由于電容校正的應用十分廣泛，在不同應用場景下對于校正方式與要求也不同，國內外很多人對此進行了研究。文獻[1]采用了模擬域校正方法來消除非線性，但是額外的模擬模塊會增加電路的噪聲并增加硬件復雜性，且模擬電路不會隨著工藝的進步帶來性能的顯著提高。文獻[2]提出了一種數(shù)字校正方法，但是在前臺進行的，校正工作時需將正常采樣過程停止，且校正系數(shù)不能隨外部環(huán)境變化更新可能導致不準確。文獻[3]提出了一種數(shù)字后臺校正技術通過將偽隨機噪聲注入到輸入中，但是減小了輸入信號范圍。

針對上述問題，本文提出了一種Vcm-based SARADC的數(shù)字后臺校正方法，通過對輸出碼字在數(shù)字域的處理來補償模擬域的非理想特性。校正過程在后臺進行，不影響ADC的正常采樣和量化。文章第2節(jié)主要描述該方法的工作原理及流程;第3節(jié)給出仿真結果;第4節(jié)給出最終結論。

1 數(shù)字后臺校正方法原理

LMS（Least Mean Square，最小均方）算法來源于自適應濾波器的設計，但也可以應用在ADC的數(shù)字校正中。一種方案是提供一個輸出所要趨近的理想信號d（n），一般是由精確的參考ADC提供，如單斜式ADC或∑一△ADC，其精度較高但采樣率較低。因此參考ADC的采樣頻率為主ADC的L分之一，即主ADC在L次采樣后才能進行一次迭代計算。

這種基于參考ADC的LMS校正算法增加了電路的面積、功耗、以及復雜度，一種改進的方案是采用分裂式ADC的LMS算法。即把原來的ADC分為兩個結構相同的ADC，電容值減半，兩個子ADC同時對輸入信號進行采樣和量化，輸出的平均值作為系統(tǒng)最終的輸出。雖然電容值減半噪聲會隨之加倍，但平均操作也會使噪聲減半，因此噪聲和功耗相比原ADC不會增加。

當一個N位的ADC在量化結束后，輸入信號模擬值可表示為：

圖中分裂式SAR ADC包括兩個ADC子模塊，每個ADC模塊中DAC電容陣列采用非二進制編碼電容陣列，兩個ADC分別對同一輸入信號進行采樣和量化，它們的失配情況互不相同。

其中μ為LMS的迭代系數(shù)，控制著迭代的速度與精度，一般取2的指數(shù)次方。較大的值能使權重更快逼近實際權重，但是容易受到系統(tǒng)噪聲的干擾，可能出現(xiàn)迭代錯誤。較小的值可以得到更精確的權重值，但是需要更多迭代次數(shù)，因此需要在速度與精度之間折中考慮。

綜上所述，本文提出的電容陣列如圖2.2所示。為了簡化這里只畫出單端示意圖，另一端與此相同。

圖中電容陣列包括16位主DAC電容陣列與8位輔助校正DAC電容陣列，采樣方式為電容下級板采樣，電容上級板均接在比較器的P輸入端。主DAC電容陣列按高位到低位的順序Cl-Cl6的電容值分別為5223 C、5223 C、5223 C、2735 C、1432 C、750 C、393 C、206 C、108 C、57 C、30 C、16 C、8C、4C、2C、1 C，其中C為單位電容。輔助DAC同樣按照高位到低位的順序CCl-CC8的電容值分別為8192 C、4096 C、360 C、188 C、98 C、5IC、27 C、14 C。

基于分裂式ADC的校正算法中兩個ADC的工作模式不能完全相同，否則當電容失配方向一致時，碼字誤差始終為零，無法被校正。為了改變ADC的工作模式，這里通過輔助校正DAC向主DAC注入了一個隨機偏移量，從而改變ADC的量化軌跡，提升ADC的線性度和動態(tài)范圍。同時電容陣列為非二進制編碼，引入了冗余量，可以弱化系統(tǒng)在量化過程中引入的動態(tài)誤差，保證了DAC失配誤差校正的可行性。

輸入信號同時經過兩個子ADC模塊采樣，采樣結束后DAC電容上級板電壓可表示為：

由于SAR ADC的第一次比較結果只與采樣值有關，電容還沒有開始切換，這樣會導致兩個ADC最高位的電容會朝著一個方向切換，因此就無法被校正。這里需要對最高位電容的切換進行單獨處理，具體流程如下所述。

采樣結束后首先隨機切換輔助校正DAC電容陣列最高位電容Cc1，由于ADC為雙端電容陣列，比較器的兩個輸入端分別連接了DAC電容陣列，因此P端往上切，N端往下切，即P端連接的DAC電容陣列的最高位電容下極板從共模電壓切換到更高的電源電壓，N端連接的DAC電容陣列的最高位電容下極板從共模電壓切換到更低的地電壓。因此切換后N端上級板電壓小于P端上級板電壓，DAC電容陣列的上級板電壓變化如圖2.3所示。

由于P端電壓大于N端，因此第二次比較器比較結束后，P端主DAC電容陣列的最高位電容C1下極板會從V cm接到低電位地，N端電容C1下極板會從V cm接到高電位VREF，同時PN兩端的輔助電容陣列次高位電容CC2繼續(xù)朝相反方向隨機切換。

假設第二次電容切換后P端電壓仍大于N端電壓，在第三次比較結束后，P端主DAC電容陣列的次高位電容C2下極板會從Vcm接到低電位地。N端電容C2下極板會從Vcm接到高電位V REF，同時PN兩端的輔助電容陣列次電容CC3繼續(xù)朝相反方向隨機切換。即主DAC電容陣列的切換一定是朝著Vcm的方向進行，而輔助DAC電容陣列的切換一直都是隨機并且PN兩端朝著相反的方向切換。

以此類推，直到8次比較以后，輔助DAC電容陣列下極板均連接Vcm，主DAC電容陣列剩下還未切換的電容按著Vcm -based切換方式進行切換，最終得到兩個ADC分別量化產生的不同的16位碼字DA和DiB。將兩個輸出碼字DiA與DiB的差值作為誤差信號連接到LMS ωiB模塊與LMS模塊并按照公式2-9與公式2-10進行一次迭代處理。初始權重為設計電容值對應的二進制序列，迭代系數(shù)值取2-16。通過每次量化結束后的不斷迭代，直到最終輸出碼字D out的線性度達到要求，即可認為接近實際電容值，消除了電容間的失配。

2 仿真結果

基于第2節(jié)的原理介紹，在MATLAB仿真環(huán)境中進行了行為級驗證，證明了本方法可以有效地消除ADC中電容之間的失配，圖3.1與圖3.2為一個16位的SAR ADC經過數(shù)字后臺校正后的結果，單位電容給3%的失配大小，在無校正的情況下有效位數(shù)（ ENOB）為12.1位，在校正之后提升至14.8位。在無校正的情況下無雜散動態(tài)范圍（ SFDR）為81 dB，在校正之后提升至100 dB。

3 結論

隨著制造工藝的特征尺寸進入納米量級，數(shù)字電路的集成度越來越高，同時電源電壓也逐漸降低。但模擬電路并未像數(shù)字電路一樣受益于工藝的進步，相反隨著MOS管尺寸和電源電壓減小，精確匹配、高增益和大擺幅等指標更難實現(xiàn)，因此，采用數(shù)字信號處理的方式來解決模擬電路中的非理想因素是一種趨勢。本文提出了一種電容失配的數(shù)字后臺校正方法，能實時跟隨環(huán)境參數(shù)的變化，適用于SAR ADC，能有效消除電容之間的失配，明顯地提高ADC性能。

參考文獻

[1] Bang-Sup Song，M.F.Tompsett and K.R.Lakshmikumar，“A 12-bit 1-Msample/s capacitor error-averaging pipelinedA/D converter，" in IEEE Journal of Solid-State Circuits， vol.23， no.6，pp. 1324-1333， Dec. 1988.

[2] M. Yoshioka，K.lshikawa，T.Takayama and S.Tsukamoto，"A 10b 50MS/s 820uW SAR ADC with on-chipdigital calibration，" 2010 IEEE International Solid-StateCircuits Conference - （ISSCC）， San Francisco， CA， 2010，pp. 384-385.

[3] W. Liu，P.Huang and Y.Chiu，“A 12b 22.5/45MS/S 3.OmW 0.059mm2 CMOS SAR ADC achieving over90dB SFDR，" 2010 IEEE International Solid-State CircuitsConference - （ISSCC）， San Francisco， CA， 2010， pp. 380-381.