基于FPGA的高速誤碼測試系統(tǒng)硬件電路設(shè)計(jì)與實(shí)現(xiàn)

摘 要：FPGA是一種重要的半定制電路集成形式，可以提高系統(tǒng)的控制效果，使系統(tǒng)功能能夠順利地實(shí)現(xiàn)?；诖?，本文先從電源系統(tǒng)、時(shí)鐘系統(tǒng)、通信接口、控制模塊等方面對高速誤碼測試系統(tǒng)硬件電路設(shè)計(jì)進(jìn)行分析，再從圖形序列、誤碼檢測、帶寬時(shí)鐘等方面對高速誤碼測試系統(tǒng)功能實(shí)現(xiàn)進(jìn)行分析，從而提高硬件電路的設(shè)計(jì)水平。

關(guān)鍵詞：FPGA;高速誤碼測試系統(tǒng);硬件電路

引言：為了實(shí)現(xiàn)良好的誤碼檢測功能，需要合理地對高速誤碼測試電路進(jìn)行設(shè)計(jì)，使其具有穩(wěn)定的工作狀態(tài)，能夠?qū)φ`碼進(jìn)行有效地識(shí)別，避免在誤碼識(shí)別過程中造成疏漏。誤碼檢測需要具有較強(qiáng)的自適應(yīng)性，能夠適用于多種誤碼檢測環(huán)境，使誤碼能夠得到有效地分析，進(jìn)而保障高速誤碼測試系統(tǒng)應(yīng)用更為廣泛。

1高速誤碼測試系統(tǒng)概述

高速誤碼測試系統(tǒng)以FPGA作為主控芯片，可以有效地對數(shù)據(jù)進(jìn)行處理，使誤碼測試功能能夠順利地實(shí)現(xiàn)。通過該系統(tǒng)可以實(shí)現(xiàn)誤碼連續(xù)檢測功能，并且具有較高的檢測效率，使誤碼能夠被準(zhǔn)確地識(shí)別出來。誤碼測試系統(tǒng)分為序列發(fā)生和誤碼檢測兩部分，兩者相互配合可以實(shí)現(xiàn)圖形存儲(chǔ)功能，使序列能夠更好地接收與發(fā)送。系統(tǒng)的輸出數(shù)據(jù)為16路LVDS信號(hào)，需要在串行輸出環(huán)境中運(yùn)行，使數(shù)據(jù)輸出具有良好的同步性，進(jìn)而對誤碼進(jìn)行高速識(shí)別。誤碼檢測需要在時(shí)鐘信號(hào)作用下進(jìn)行，通過高傳輸速度對誤碼進(jìn)行記錄，使誤碼能夠被有效地顯示，進(jìn)而保障誤碼檢測模塊的功能實(shí)現(xiàn)[1]。

2高速誤碼測試系統(tǒng)硬件電路設(shè)計(jì)

2.1電源系統(tǒng)設(shè)計(jì)

電源是重要的供能裝置，需要合理地對該部分進(jìn)行設(shè)計(jì)，保障電能供應(yīng)的穩(wěn)定性，使系統(tǒng)能夠穩(wěn)定地工作。供電線路主要分為兩種：一種為FPGA芯片供電，保障誤碼測試系統(tǒng)核心功能的實(shí)現(xiàn)。另一種為外圍電路，使硬件電路能夠穩(wěn)定運(yùn)行，進(jìn)而實(shí)現(xiàn)誤碼檢測功能。電源開關(guān)頻率為800kHz，由3個(gè)基本電源進(jìn)行供電，這樣可以避免電源間相互影響，實(shí)現(xiàn)良好的供電過程。第一，核心電源，電壓標(biāo)值為1.0V，用于實(shí)現(xiàn)內(nèi)部邏輯供電，對電壓具有嚴(yán)格的限制。第二，I/O電源，可以實(shí)現(xiàn)1.5V、2.8V、3.3V的供電，對系統(tǒng)各個(gè)模塊進(jìn)行供電。第三，輔助電源，可以實(shí)現(xiàn)2.5V供電，對FPGA進(jìn)行輔助供電。

2.2時(shí)鐘系統(tǒng)設(shè)計(jì)

時(shí)鐘系統(tǒng)設(shè)計(jì)時(shí)需要遵循以下原則：第一，通過時(shí)鐘設(shè)定來實(shí)現(xiàn)連續(xù)檢測過程，檢測頻點(diǎn)為145M，可以實(shí)現(xiàn)較高的測試速率，使系統(tǒng)能夠處于高速檢測狀態(tài)。第二，時(shí)鐘同步原則，保障時(shí)鐘具有良好的同步性，使高速檢測狀態(tài)下誤碼識(shí)別不會(huì)出錯(cuò)。時(shí)鐘采用ICS854001-21芯片進(jìn)行實(shí)現(xiàn)，可以將檢測頻點(diǎn)設(shè)置為145M，使芯片能夠?qū)崿F(xiàn)時(shí)鐘控制作用。為了提高時(shí)鐘系統(tǒng)的工作效率，需要合理地進(jìn)行時(shí)鐘分配，通過晶振對時(shí)鐘進(jìn)行調(diào)節(jié)，將頻偏控制在±50ppm以內(nèi)。而且，還需要對時(shí)鐘緩沖單元進(jìn)行設(shè)置，使晶振能夠與系統(tǒng)建立穩(wěn)定地連接，進(jìn)而實(shí)現(xiàn)良好的信號(hào)檢測狀態(tài)，保障時(shí)鐘能夠被有效地接入。

2.3通信接口設(shè)計(jì)

數(shù)據(jù)傳輸需要通過相應(yīng)的接口進(jìn)行實(shí)現(xiàn)，需要合理地對串口電路進(jìn)行設(shè)計(jì)，使接口具有良好的運(yùn)行狀態(tài)。使用MAX3232作為接口控制的芯片，該芯片具有良好的串口通信效果，能夠保障數(shù)據(jù)傳輸?shù)姆€(wěn)定性，使誤碼檢測過程能夠順利地進(jìn)行。通過串口可以與PC端建立連接，使誤碼測試系統(tǒng)能夠和PC進(jìn)行通信，這樣便可以通過界面對誤碼測試系統(tǒng)進(jìn)行控制，使系統(tǒng)的管理更加地方便。

2.4顯示及控制模塊設(shè)計(jì)

誤碼測試系統(tǒng)需要具有顯示功能，對誤碼數(shù)量、誤碼率等進(jìn)行顯示，使系統(tǒng)的功能更加地全面。顯示及控制模塊設(shè)計(jì)主要包含以下幾個(gè)方面：第一，顯示模塊。采用LCD顯示屏進(jìn)行設(shè)計(jì)，與指定端口進(jìn)行連接，進(jìn)而對測試結(jié)果進(jìn)行顯示。誤碼率計(jì)算公式如下：誤碼率=誤碼比特率/傳輸總比特率×100%。第二，LED指示模塊。負(fù)責(zé)對誤碼測試系統(tǒng)運(yùn)行狀態(tài)進(jìn)行顯示，如同步狀態(tài)、運(yùn)行模式等，可以對用戶當(dāng)前操作進(jìn)行提醒，進(jìn)而對工作狀態(tài)形成清晰地判斷。

2.5串行收發(fā)器設(shè)計(jì)

誤碼測試系統(tǒng)速率測試范圍較為廣泛，測試速率在100Mbps-3.75Gbps之間，可以實(shí)現(xiàn)串行數(shù)據(jù)的高速傳輸，進(jìn)而使誤碼能夠被高效識(shí)別。系統(tǒng)由GTP高速轉(zhuǎn)換器構(gòu)成，具有良好的編程控制效果，能夠靈活地對數(shù)據(jù)進(jìn)行識(shí)別，進(jìn)而提高數(shù)據(jù)傳輸水平。高速GTP通道實(shí)現(xiàn)如下：由兩路GTP進(jìn)行實(shí)現(xiàn)，這樣可以擴(kuò)寬串行傳輸速率，使傳輸速率能夠滿足3.25G速率通道要求，傳輸速率能夠得到充分地保障。在GTP時(shí)鐘內(nèi)部，引入了120Ω電阻，可以提高串行收發(fā)器的通信接收效果，使GTP時(shí)鐘能夠穩(wěn)定地進(jìn)行工作。通過GTP可以實(shí)現(xiàn)共膜電壓的調(diào)節(jié)，提高電平工作的穩(wěn)定性，并且構(gòu)建良好的交流耦合形式，使串行收發(fā)器工作狀態(tài)更加地穩(wěn)定。

3高速誤碼測試系統(tǒng)功能實(shí)現(xiàn)

3.1圖形序列發(fā)生

圖形序列由FPGA編程進(jìn)行實(shí)現(xiàn)，可以有效地對圖形序列進(jìn)行控制，使數(shù)據(jù)與圖形能夠更好地進(jìn)行轉(zhuǎn)換。在序列狀態(tài)下，數(shù)據(jù)傳輸速度可以得到12.5Gb/s，可以實(shí)現(xiàn)序列數(shù)據(jù)的穩(wěn)定傳輸。對序列K進(jìn)行分析，通過FPGA將其拆分為16個(gè)速率為350.25MHz的序列，使序列K與序列k1，k2，...，k16構(gòu)建等價(jià)關(guān)系。將序列取出后，經(jīng)由LVDS傳輸?shù)組UX芯片，進(jìn)而提高圖形序列的處理效率。通過對序列K進(jìn)行拆分，可以提高序列數(shù)據(jù)的傳輸效率，使數(shù)據(jù)能夠迅速地被存儲(chǔ)，并且便于對存儲(chǔ)地址進(jìn)行控制，使存儲(chǔ)器具有良好的容量空間，進(jìn)而提高圖形序列發(fā)生的效率。通過FPGA可以提高序列的發(fā)生速率，使誤碼檢測能夠長時(shí)間保持高速狀態(tài)，使序列能夠被有效地取出，讓序列識(shí)別狀態(tài)能夠迅速進(jìn)行，進(jìn)而營造出良好的序列識(shí)別環(huán)境。

3.2誤碼檢測

誤碼檢測需要依托于數(shù)據(jù)對比進(jìn)行實(shí)現(xiàn)，將數(shù)據(jù)圖形的有效位進(jìn)行對齊，對數(shù)據(jù)進(jìn)行同步檢測，進(jìn)而保障數(shù)據(jù)能夠被精確地識(shí)別，使誤碼的位置能夠得到確定。誤碼檢測過程中一般采用對比同步機(jī)制，以此來對誤碼進(jìn)行識(shí)別。首先，需要準(zhǔn)備好本地?cái)?shù)據(jù)圖形。若數(shù)據(jù)相同，則進(jìn)行同步操作，此時(shí)數(shù)據(jù)不存在誤碼現(xiàn)象，可以對數(shù)據(jù)進(jìn)行使用。若數(shù)據(jù)不同，則不能進(jìn)行同步，且數(shù)據(jù)出現(xiàn)誤碼，需要對數(shù)據(jù)進(jìn)行處理，進(jìn)行誤碼率的計(jì)算。誤碼檢測需要通過PRBS序列進(jìn)行識(shí)別，由寄存器對數(shù)據(jù)進(jìn)行存儲(chǔ)，進(jìn)而實(shí)現(xiàn)數(shù)據(jù)序列圖形的有效識(shí)別，提高誤碼檢測結(jié)果的有效性。

3.3帶寬時(shí)鐘產(chǎn)生

帶寬時(shí)鐘可以在100MHz-12.5GHz進(jìn)行連續(xù)變化，具有穩(wěn)定的工作頻率，進(jìn)而實(shí)現(xiàn)誤碼高速識(shí)別過程。時(shí)鐘模塊采用PLL芯片進(jìn)行設(shè)計(jì)，可以實(shí)現(xiàn)良好的激勵(lì)過程，對系統(tǒng)寬頻輸出進(jìn)行控制，進(jìn)而提高誤碼檢測過程的穩(wěn)定性。另外，OLL芯片具有較強(qiáng)的降噪效果，能夠有效地對信號(hào)噪聲進(jìn)行控制，降低噪聲對誤碼檢測的影響。PLL芯片具有較高的寬頻分辨率，能夠得到45bit，對噪聲具有良好的限制效果，使帶寬時(shí)鐘能夠穩(wěn)定地工作。

結(jié)論：綜上所述，為了保障誤碼測試系統(tǒng)能夠穩(wěn)定地工作，需要合理地進(jìn)行硬件電路設(shè)計(jì)，使系統(tǒng)構(gòu)成更加地完善，進(jìn)而更好地發(fā)揮誤碼檢測作用。另外，需要合理地對誤碼測試系統(tǒng)進(jìn)行功能實(shí)現(xiàn)，確保功能的完整性，進(jìn)而提高誤碼檢測的效率，使誤碼得到有效地識(shí)別。

參考文獻(xiàn)：

[1]賈亮，叢龍杰.基于FPGA的高速數(shù)據(jù)采集系統(tǒng)研究[J].電腦與信息技術(shù)，2021，29（03）：69-71+83.

[2]李?yuàn)櫳?，全智，盧媛媛.多速率誤碼和光功率集成檢測系統(tǒng)的研究與開發(fā)[J].儀表技術(shù)與傳感器，2020（01）：112-116.

作者簡介：

陸知己（1991.10.28）;性別：男;籍貫：安徽蚌埠;民族;漢;最高學(xué)歷：本科;目前職稱：助理工程師;研究方向：硬件測試。

（中電科思儀科技（安徽）有限公司，安徽 ?蚌埠 ?233000）