一種基于E-FLASH工藝的低功耗全集成鎖相環(huán)

摘? 要：基于國(guó)內(nèi)0.13 μm E-FLASH工藝，設(shè)計(jì)了一種由E-FLASH控制的鎖相環(huán)芯片，為芯片提供可配置的頻率源，內(nèi)置LC壓控振蕩器、射頻分頻器、數(shù)字分頻器、環(huán)路濾波器接口和電荷泵，實(shí)現(xiàn)了鎖相環(huán)的全集成。芯片功耗僅為30 mA，面積僅1 mm ×1.5 mm。工藝可集成于E-FLASH工藝的片上系統(tǒng)，能提供良好的相位噪聲和抖動(dòng)特性，最高輸出頻率可達(dá)2.4 GHz，鎖定后10 kHz頻偏的相位噪聲優(yōu)于-116 dBc/Hz。

關(guān)鍵詞：鎖相環(huán);E-FLASH;相位噪聲

中圖分類號(hào)：TN432;TN911.8? ? ? ?文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2096-4706（2020）20-0050-04

An Integrated Low Power Phase Lock Loop Based on E-FLASH Process

GU Shaohua

（The 14th Research Institute of China Electronics Technology Group Corporation，Nanjing? 210013，China）

Abstract：Based on the domestic 0.13 μm E-FLASH process，a phase lock loop chip controlled by E-FLASH is designed to provide a configurable frequency source for the chip，built-in LC voltage controlled oscillator，RF frequency divider，digital frequency divider，loop filter interface and charge pump，which can realize the full integration of phase lock loop. The power of the chip is only 30 mA，and the area is only 1 mm ×1.5 mm. The process can be integrated into the system-on-a-chip of the E-FLASH process，which can provide good phase noise and jitter characteristics. The maximum output frequency can reach 2.4 GHz. The phase noise of the locked 10 kHz frequency offset is better than -116 dBc/Hz.

Keywords：PLL;E-FLASH;phase noise

0? 引? 言

隨著頻率源技術(shù)的不斷發(fā)展，鎖相環(huán)的應(yīng)用范圍也在逐步擴(kuò)大。隨著整機(jī)系統(tǒng)規(guī)模的不斷擴(kuò)大，系統(tǒng)設(shè)計(jì)的復(fù)雜度和調(diào)試難度也在逐步增大，因此為了減少系統(tǒng)的調(diào)試難度，越來(lái)越多的項(xiàng)目使用片上全集成鎖相環(huán)系統(tǒng)對(duì)系統(tǒng)提供時(shí)鐘。在整個(gè)T/R鏈路中，頻率合成器的功耗占比可達(dá)50%，因此低功耗鎖相環(huán)設(shè)計(jì)成為了整個(gè)系統(tǒng)降低功耗的核心指標(biāo)。

系統(tǒng)設(shè)計(jì)過(guò)程中對(duì)功耗提出了嚴(yán)格的要求，為了滿足用戶對(duì)低功耗的進(jìn)一步要求，需要將現(xiàn)有的分立式頻率源芯片化，從而在不影響系統(tǒng)性能的同時(shí)，將功耗大幅降低。

隨著CMOS工藝的不斷進(jìn)步，器件在更高截止頻率和更低功耗上取得了突出的進(jìn)步，同時(shí)成本大幅下降，E-FLASH是一種非易失性存儲(chǔ)器，其結(jié)構(gòu)為浮柵結(jié)構(gòu)，通過(guò)隧穿效應(yīng)進(jìn)行編程。

通過(guò)E-FLASH存儲(chǔ)器對(duì)鎖相環(huán)進(jìn)行配置，使用方便、調(diào)試難度小，后期裝機(jī)后故障排查效率高。而且本芯片可以與MCU和FPGA等工藝進(jìn)行集成，大幅度減少外圍電路器件數(shù)量和芯片測(cè)試的成本，可以實(shí)現(xiàn)單片系統(tǒng)的片內(nèi)集成頻率源，批次一致性好，調(diào)試工作量小，易于生產(chǎn)。

通過(guò)將分立器件的頻率源芯片化，大規(guī)模減少了外圍電路，僅需少量電阻、電容即可實(shí)現(xiàn)高性能低功耗的集成頻率源，從而滿足了用戶對(duì)于小型化，低功耗，全集成的要求，大幅降低了整體組件的體積。

1? E-FLASH工藝

隨著集成電路制程和特征尺寸的減小，現(xiàn)階段的E- FLASH工藝可以在同一晶圓上同時(shí)制造電感，電容，MOS器件，變?nèi)莨芎虴-FLASH存儲(chǔ)器陣列。從而可以實(shí)現(xiàn)射頻、模擬與數(shù)字電路的單片集成，顯著降低成本，提高產(chǎn)品集成度。

本設(shè)計(jì)所使用的E-FLASH工藝具有良好的數(shù)字性能和優(yōu)秀的E-FLASH存儲(chǔ)器支持。工藝提供了4層?xùn)沤Y(jié)構(gòu)用于制造E-FLASH存儲(chǔ)器，提供了淺槽隔離和PN結(jié)隔離來(lái)降低襯底之間的耦合。工藝還提供了頂層的超厚金屬以實(shí)現(xiàn)高Q值電感等無(wú)源器件。芯片面積1 mm×1.5 mm。

2? 鎖相環(huán)原理

鎖相環(huán)系統(tǒng)包括：鑒相器（Phase Frequency Detector，PFD），電荷泵，壓控振蕩器（Voltage Control Oscillator，VCO）和分頻器。將VCO的輸出分頻后，和參考對(duì)比，從而調(diào)整VCO的頻率和相位，最終實(shí)現(xiàn)穩(wěn)定的輸出頻率。系統(tǒng)的原理框圖如圖1所示。其中電壓基準(zhǔn)和電流計(jì)準(zhǔn)為整個(gè)電路提供電壓和電流的參考值。

3? 射頻分頻器設(shè)計(jì)

射頻分頻器的核心結(jié)構(gòu)為2/3分頻器，通過(guò)p1、p0端的不同設(shè)置，實(shí)現(xiàn)2分頻或3分頻。其工作原理為：在一個(gè)分頻周期中，最后一位產(chǎn)生的DIV（n-1）信號(hào)，依次向前級(jí)進(jìn)行傳輸，當(dāng)分頻器輸入為1且DIV有效時(shí)，本周期為3分頻，同時(shí)增加一個(gè)輸入信號(hào)到輸出信號(hào)的周期上;當(dāng)分頻器輸入為0時(shí)，控制部分不對(duì)分頻信號(hào)進(jìn)行額外控制，此時(shí)本單元為2分頻。

射頻分頻器的結(jié)構(gòu)如圖2所示，電路由輸入緩沖級(jí)、第一級(jí)的2/3分頻器、第二級(jí)的2/3分頻器、輸出緩沖級(jí)、差分轉(zhuǎn)單端電路組成。輸入緩沖級(jí)接收來(lái)自VCO的差分振蕩信號(hào)，共模電平通過(guò)小電阻直接連至電源，幅度為VDD±0.4 V。圖中虛線表示僅列出2級(jí)2/3分頻器，根據(jù)分頻比需要可以自由設(shè)置分頻器的級(jí)數(shù)，從而獲得所需的頻率分辨率。

第一級(jí)2/3分頻器工作頻率比第二級(jí)2/3分頻器工作頻率高1倍以上，因此考慮第一級(jí)2/3分頻器電路的電流最大，負(fù)載電阻為700 Ω，輸出擺幅為VDD-0.8 V～VDD。第二級(jí)2/3分頻器電路鏡像電流設(shè)置為第一級(jí)的50%，負(fù)載電阻為1 400 Ω，輸出擺幅為VDD-0.8 V～VDD。

根據(jù)需要可配置更多的2/3分頻器，用于實(shí)現(xiàn)任意整數(shù)分頻比。本芯片分頻器功耗為8 mA。

4? 鑒相器電路設(shè)計(jì)

參考時(shí)鐘和分頻器輸出時(shí)鐘同時(shí)進(jìn)入鑒相器，二者的相位差轉(zhuǎn)換為電壓信號(hào)給電荷泵，電荷泵的作用是將相位差電壓信號(hào)轉(zhuǎn)換為電流信號(hào)給環(huán)路濾波器進(jìn)行充放電。環(huán)路濾波器的輸出電壓輸出給VCO，如此可以完成鎖相環(huán)的一個(gè)鑒相周期。最終設(shè)計(jì)完成的鑒相器結(jié)構(gòu)如圖3所示。

當(dāng)VCO頻率高于N倍的參考頻率時(shí)，或者相位超前與參考時(shí)鐘時(shí)，鑒相器輸出一個(gè)更長(zhǎng)的DN信號(hào)和一個(gè)較短的UP信號(hào)，DN和UP信號(hào)給到電荷泵可以轉(zhuǎn)換為相應(yīng)的電流信號(hào)?？傠娏鲝沫h(huán)路濾波器抽取電流，導(dǎo)致環(huán)路濾波器輸出電壓降低，從而可以降低VCO的頻率。經(jīng)過(guò)多個(gè)鑒相周期可以使得參考時(shí)鐘和VCO分頻時(shí)鐘的頻率和相位完全一致。達(dá)到鎖相的目的。

電荷泵的電流通過(guò)時(shí)間t為：

t=θe/（2πTin）

其中，Tin為參考信號(hào)周期。則其電流i為：

i=θe×Icp/2π

所以鑒相器的增益KPFD為：

KPFD=Icp/θe

5? 電荷泵設(shè)計(jì)

電荷泵的核心電路為電流源，通過(guò)使用多段成比例電流源，可改善電荷泵的噪聲特性。同時(shí)加入了電流轉(zhuǎn)向運(yùn)算放大器，可以避免出現(xiàn)電荷分享，降低噪聲，最終設(shè)計(jì)完成的電路結(jié)構(gòu)如圖4所示。

其中本芯片的電荷泵總電流為6 mA，電流的大小直接決定鎖定時(shí)間，本芯片設(shè)計(jì)了可配置的單獨(dú)的低功耗的模式，可以減小電荷泵的功耗。

6? 壓控振蕩器設(shè)計(jì)

VCO的設(shè)計(jì)中，主要考慮了以下指標(biāo)：

（1）VCO的調(diào)諧靈敏度：即壓控振蕩器的增益KVCO，一般設(shè)置為50 MHz/V。

（2）頻率調(diào)諧范圍：最大輸出頻率與最小輸出頻率的差，一般設(shè)置為100 MHz～150 MHz。

（3）線性度：理想的VCO要求在整個(gè)調(diào)諧范圍內(nèi)KVCO都為常數(shù)，出于穩(wěn)定性和實(shí)際制造工藝，一般要求在整個(gè)調(diào)諧范圍內(nèi)KVCOmax/KVCOmin≤2。

（4）相位噪聲：VCO最重要的設(shè)計(jì)指標(biāo)，即指在載波頻率ωc頻偏Δω處，單位帶寬內(nèi)單邊帶噪聲譜密度與載波功率比值的分貝形式，單位為dBc/Hz。

壓控振蕩器設(shè)計(jì)采用了LC振蕩電路，其相位噪聲指標(biāo)優(yōu)勢(shì)明顯，同時(shí)PMOS的噪聲系數(shù)好，本結(jié)構(gòu)只需使用1個(gè)差分電感用于等效圖中2個(gè)電感，版圖面積小，VCO的功耗僅9 mA。同時(shí)設(shè)置了多條選帶，可以提高PLL的鎖定范圍。最終設(shè)計(jì)的壓控振蕩器原理圖如圖5所示。

7? 環(huán)路設(shè)計(jì)

鎖相環(huán)的開(kāi)環(huán)傳遞函數(shù)G（s）為：

G（s）=KF（s）/s

鎖相環(huán)的環(huán)路傳遞函數(shù)H（s）為：

H（s）=KF（s）/（s+KF（s））

其中外圍環(huán)路濾波器（二階）的傳遞函數(shù)F（s）為：

F（s）=（1+sτ1）/（1+sτ2）

其中，τ=RC，RC分別為環(huán)路濾波器的阻值和容值。本芯片可以使用2階環(huán)路濾波器即可實(shí)現(xiàn)良好的相位噪聲參數(shù)。通過(guò)裝配測(cè)試，證明2階濾波器已經(jīng)可以實(shí)現(xiàn)良好的系統(tǒng)指標(biāo)。

8? E-FLASH控制器

本芯片的控制部分全部通過(guò)E-FLASH控制，E-FLASH的優(yōu)勢(shì)在于可重復(fù)燒寫，掉電不會(huì)丟失數(shù)據(jù)，支持重復(fù)多次燒寫。相比于熔絲結(jié)構(gòu)，E-FLASH可以大幅縮小芯片面積，可以一次性配置后提供給用戶即可使用，用戶也可以簡(jiǎn)單調(diào)試，效率可大幅提高。比熔絲結(jié)構(gòu)有更大的靈活性，相比于SPI和I2C控制，工作量更小。

9? 測(cè)試結(jié)果

芯片工藝的頂層選擇制作了超厚金屬以便提高模擬部分的性能，降低了互聯(lián)線的方塊阻值，可提高LC振蕩器中電感的Q值，從而顯著改善芯片的相位噪聲指標(biāo)。

其中為了確保射頻部分的測(cè)試和仿真的一致性，對(duì)射頻部分添加了阻擋層，此部分未填充金屬密度，避免引入寄生的電容對(duì)VCO的LC振蕩器頻率產(chǎn)生影響。

PLL開(kāi)環(huán)測(cè)試1.87 GHz處測(cè)試相位噪聲為-77.1 dBc/Hz @10 kHz，-111.4 dBc/Hz@100 kHz，-133.3 dBc/Hz@1 MHz。測(cè)試結(jié)果如圖6所示。

PLL閉環(huán)測(cè)試1.8 GHz處測(cè)試相位噪聲為-116 dBc/Hz @10 kHz，-116 dBc/Hz@100 kHz，-135 dBc/Hz@1 MHz。測(cè)試結(jié)果如圖7所示。

10? 結(jié)? 論

本文基于國(guó)內(nèi)自主E-FLASH工藝，設(shè)計(jì)了一款用于頻率源的鎖相環(huán)芯片，頻率范圍50 MHz～2.6 GHz。測(cè)試顯示，本芯片在-55 ℃～125 ℃下，3.0 V～3.6 V供電電壓下均可長(zhǎng)期可靠工作，相位噪聲達(dá)到-116 dBc/Hz@10 KHz，135 dBc/Hz @1 MHz。可以用于基站設(shè)施、無(wú)線手持通信設(shè)備、時(shí)鐘源、Wi-Fi等領(lǐng)域。

參考文獻(xiàn)：

[1] JIN L，LI Z Q，WANG Z G，et al. A Fully Integrated Low Phase Noise VCO for IEEE 802.11a WLAN Transceivers in 0.18μm CMOS [C]//2008 9th International Conference on Solid-State and Integrated-Circuit Technology Proceedings Ⅱ.Institute of Electrical and electronics engineers，inc，2018：1641-1644.

[2] CHEN N，HUANG L，WANG C L，et al. Low phase noise and linear gain VCO using self-switched biasing [C]//2011 IEEE International Symposium on Radio-Frequency Integration Technology，2011：137-140.

[3] FAN X N，ZENG J，LI B，et al. A fully integrated differential double frequency wide tuning range CMOS LC VCO for 2.4GHz IEEE802.15.4/ZigBee [C]// 2010 International Symposium on Signals，Systems and Electronics，2010：1-4.

作者簡(jiǎn)介：顧紹華（1982—），男，漢族，江蘇連云港人，工程師，本科，研究方向：微波發(fā)展。