基于零中頻信道化接收機的研究與實現(xiàn)

童旭升

【摘要】接收機一直以來都是通信系統(tǒng)的一個重要組成部分，而隨著數(shù)字化集成電路的發(fā)展，高速數(shù)字電路的設(shè)計逐步代替大部分模擬電路的工作，而收發(fā)信道后零中頻架構(gòu)接收電路顯得尤為重要，本文詳細介紹了一種通用的零中頻信道化接收機的實現(xiàn)方法，并且已經(jīng)在L波段某型通信系統(tǒng)中應(yīng)用。

【關(guān)鍵詞】 零中頻接收機;FPGA;DSP

零中頻（Zero Intermediate Frequency）接收機一般也被稱為直接下變頻接收機，它意味著接收到的中頻信號會被直接下變頻為基帶信號，或者說這種接收機不存在中頻處理。當(dāng)接收機的本振頻率與接收信號的載波相位鎖定時，我們稱其為零外差。零中頻接收架構(gòu)之所以能吸引大量的關(guān)注是因為它具備超外差接收機所不具備的一些特點，首先就是接收架構(gòu)中省去了中頻處理單元，因而可以減少那些造價昂貴的中頻無源濾波器（聲表面波 SAW 濾波器），降低收發(fā)器件的成本和面積。零中頻接收機采用有源低通濾波器來完成信道低通濾波，這種濾波器的帶寬可以根據(jù)需要設(shè)計為可調(diào)，針對常見的模擬基帶電路，接收機很容易被設(shè)計成多種模式，包括處理常見的射頻前端信號。一方面，由于大部分的數(shù)字信號處理都發(fā)生在低頻段，因而功率消耗可以降至最小化。另一方面，需要剩余的所有模擬器件都保持較低的噪聲，因為，來自射頻部分的增益并不是很高。需要注意的是，這種直接零中頻接收機不需要頻譜規(guī)劃（需要耗費大量時間且有效性難以保證），適用性也更廣。

1. 接收端整體框圖

輸入信號為瞬時帶寬10MHz，范圍900-1300MHz的跳頻信號。射頻信號經(jīng)過4路下變頻器與帶通濾波器后經(jīng)4路AD采樣。4路AD采樣后的數(shù)據(jù)送入FPGA進行處理。FPGA中有4路下變頻器，其頻率由跳頻庫控制4個DDS產(chǎn)生。4路AD數(shù)據(jù)經(jīng)過選擇器與4路下變頻器相連，信號在FPGA中完成下變頻抽取濾波后送入同步解調(diào)和譯碼模塊。為敘述方便，從上往下分別稱第1、2、3、4路AD。

2. 采樣率選擇

由帶通采樣定理可得（如圖2）：

信號載頻在450MHz到550MHz之間滑動，隨著載頻頻率的增大則fL與fH的值也在依次增大，由式（1-1）可得fs上下邊界也在逐漸增大。fs的選擇需要滿足頻率在450MHz到550MHz所有載頻，故fs只能在[222M，222.5M]、[277.5M，296.6M]、[370M，445M]、[550M，890M]和[1100，+∞]之間選取。

例如若fs=370M，載頻頻率為fc=550M時，采樣后頻譜圖如圖3所示，若采樣率再減小一點，則會出現(xiàn)頻譜混疊。

綜上所述，若ω0、ω1、ω2和ω3依次等于450MHz、550MHz、650MHz和750MHz。信號帶寬為10MHz，則AD采樣率的選擇區(qū)間為[222M，222.5M]、[277.5M，296.6M]、[370M，445M]、[550M，890M]和[1100，+∞]。

2.1 同步和解跳頻

為降低信號功率對同步捕獲中相關(guān)峰值的影響，并減少復(fù)相關(guān)運算和累加求和運算過程中的資源損耗，基于MSK調(diào)制信號利用2比特量化技術(shù)使得同步捕獲資源損耗顯著降低，并保證接收信號在大動態(tài)范圍下，相關(guān)峰值無較大起伏，有效解決了捕獲閾值難以設(shè)定的難題。

將上述兩路信號與正交基帶載波相乘得到Ilocal和 Qlocal，如圖5（a）所示。

2.2 量化訓(xùn)練序列

訓(xùn)練序列的2比特量化，對調(diào)制信號Ilocal和Qlocal在碼元起始時刻進行采樣，得到如圖2（b）所示的采樣波形，MSK為恒包絡(luò)調(diào)制，采樣后Ilocal路和Qlocal路幅值絕對值不能同時為1或同時為0。對訓(xùn)練序列進行2比特量化得到表1所示的結(jié)果。

接收信號的2比特量化，假設(shè)接收信號碼元為：與本地訓(xùn)練序列相比存在4個碼元不同，假設(shè)采樣點仍然位于碼元起始位置，得到接收SI、SQ兩路信號，再根據(jù)公式2得到接收信號2比特量化值，具體結(jié)果如表2所示：

復(fù)相關(guān)運算，根據(jù)公式3和表1提供的復(fù)相關(guān)運算規(guī)則，將表1和表2中的2比特量化數(shù)據(jù)按照碼元進行復(fù)相關(guān)運算，結(jié)果如表3所示：

累加求和，表3中所得結(jié)果與前面所述結(jié)論一致，即偶數(shù)標號0、2、4……的Ilocal·Iquan和Ilocal·Qquan的復(fù)相關(guān)結(jié)果為零，奇數(shù)標號1、3、5……的Qlocal·Qquan和Qlocal·Iquan的復(fù)相關(guān)結(jié)果為零，加法運算過程中不予考慮，相應(yīng)的復(fù)相關(guān)及累加求和運算的電路結(jié)構(gòu)如圖3所示，利用公式4得到累加和ISum等于20，QSum等于0 。

2.3 捕獲判決

相關(guān)峰值計算及捕獲判決，利用公式直接計算得出相關(guān)峰值Pcorr等于20。該結(jié)果與理論結(jié)果一致，因為接受信號與訓(xùn)練序列存在4個碼元不同，相關(guān)峰值的理論結(jié)果就是在最大峰值24的基礎(chǔ)上減去4。實際工程中，捕獲閾值一般設(shè)定為理論峰值的2/3，因此設(shè)定捕獲閾值等于16，顯然相關(guān)峰值大于捕獲閾值，判斷為捕獲。

參考文獻：

[1]Crols J， Steyaert M S J. A single-chip 900 MHz CMOS receiver front-end with a highperformance low-IF topology[J]. IEEE Journal of Circuits，1995，30（12）：1483-1492.

[2]Andraka R. A survey of CORDIC algorithms for FPGA based computers[C]//Proceedings of the 1998 ACM/SIGDA sixth international symposium on Field programmable gate arrays. ACM， 1998： 191-200.

[3]李曉峰，周寧，周亮，等.通信原理（第2版）[M].北京：清華大學(xué)出版社，2014：337-350.