基于FPGA 的計軸信號處理系統(tǒng)

張忠民，李揚，周文生

1. 哈爾濱工程大學 信息與通信工程學院，黑龍江 哈爾濱 150001

2. 黑龍江瑞興科技股份有限公司，黑龍江 哈爾濱 150030

隨著中國經(jīng)濟的高速發(fā)展，鐵路運輸無論在人們的日常出行還是貨物運輸中都占據(jù)著主導地位。中國高速鐵路的開通和運行，使人們的出行更加高效、便捷。為確保鐵路運輸?shù)母咝?、安全性，鐵路運行中使用很多輔助設備來監(jiān)管列車的運行狀態(tài)，計軸設備[1-2]就是其中的一種。計軸設備可以判斷軌道區(qū)間的空閑或是占用狀態(tài)，其工作原理是在軌道區(qū)段的兩側各安裝一套計軸設備，通過對比2 套計軸設備統(tǒng)計的軸數(shù)是否相同給出區(qū)間的狀態(tài)，若相同，表明該區(qū)間空閑；若不同，表明該區(qū)間被占用。

計軸設備的發(fā)展經(jīng)歷了機械式、光電式、永磁式、電子式和微電子式的更新?lián)Q代，目前使用的計軸設備都是微電子式計軸設備。計軸設備根據(jù)結構組成，一般分為室內(nèi)部分和室外部分。室外部分包括計軸傳感器和電子連接箱，計軸傳感器用來采集車軸信號，電子連接箱用來處理傳感器采集到的信號，統(tǒng)計軸數(shù)；室內(nèi)部分包括運算器和接口電路，運算器用來對比各計軸點的數(shù)據(jù)，接口電路用來實現(xiàn)數(shù)據(jù)的交換[3]。根據(jù)計軸傳感器的類型不同，計軸設備大概分為4 種：調(diào)相式計軸設備、調(diào)幅式計軸設備、電磁振蕩式計軸設備和光纖光柵式計軸設備[4]。調(diào)相式計軸設備的典型代表有瑞興JWJ-C 型計軸設備[5]、泰雷茲AzLM-Zp30型計軸設備；調(diào)幅式計軸設備的典型代表有西門子AzS(M)350U 型計軸設備[6]；電磁振蕩式計軸設備的典型代表有富豪舍爾ACS2000型計軸設備[7]；光纖光柵式計軸設備的典型代表為武漢理工大學研究的光纖式計軸設備[8-9]。

以上提及的這些典型計軸設備，在電子連接箱處理計軸信號時，大多使用單片機或是單核DSP芯片進行設計，這是由于這些芯片的成本較低。但這些芯片設計的計軸設備在監(jiān)測高速列車時容易出現(xiàn)丟軸的情況，這是由芯片的內(nèi)部運行方式所局限的。隨著集成電路的發(fā)展，F(xiàn)PGA 芯片以處理速度快、精度高、內(nèi)部并行運行的優(yōu)點逐步在各個行業(yè)中被廣泛使用。

本文使用FPGA 芯片完成對計軸信號處理系統(tǒng)的設計，下面通過4部分內(nèi)容對該系統(tǒng)進行介紹。

1 系統(tǒng)整體設計框架和原理

系統(tǒng)設計使用雙側計軸傳感器，圖1所示為雙側計軸傳感器安裝在鐵軌上的示意圖，圖中同時給出計軸設備整體的框架。

圖1 雙側計軸傳感器安裝位置示意

由圖1可知雙側計軸傳感器共包括2對磁頭，圖中的RX1和TX1組成一對磁頭，RX2和TX2組成一對磁頭，RX 代表接收線圈，TX 代表發(fā)送線圈，RX 安裝在鋼軌內(nèi)側，TX 安裝在鋼軌外側，2對磁頭的設計和工作原理完全相同，不同點是線圈中信號的頻率有所不同。本系統(tǒng)中分別使用24和28 kHz 頻率信號作為2對磁頭的工作頻率。使用這2個頻率的信號作為計軸系統(tǒng)的工作頻率，是因為經(jīng)過實測，2個頻率信號傳輸效率高、相互干擾小。

為了形象地說明計軸傳感器磁頭的工作原理，圖2給出計軸傳感器磁頭安裝在鐵軌上的截面圖。

圖2 磁頭傳感器安裝在鐵軌上的截面

圖中簡單地畫出了磁頭發(fā)送線圈的磁感線分布，用以說明磁頭線圈的工作原理。發(fā)送線圈TX中通以固定頻率的交流信號，受鐵軌的影響，在接收線圈RX 兩端形成固定變化規(guī)律的磁場分布。圖 中 φ1和 φ2分 別 表 示 穿 過 接 收 線 圈RX 兩 端方向不同的磁通量。在無車通過傳感器的狀態(tài)下， φ1的值大于 φ2的值；有車通過傳感器時，會改變傳感器周圍磁場的分布，使 φ2的值大于 φ1的值。因此在有車通過傳感器時，感應線圈中產(chǎn)生的感應信號的相位發(fā)生翻轉。正是利用這一特性，計軸處理系統(tǒng)監(jiān)測到相位的變化，進行軸計數(shù)。

系統(tǒng)傳感器使用2對磁頭的目的是根據(jù)2 對傳感器磁頭相位發(fā)生變化的先后順序判斷列車的行駛方向。

在了解了計軸傳感器的安裝和工作原理后，對FPGA 計軸信號處理系統(tǒng)進行介紹。計軸信號處理系統(tǒng)為計軸傳感器提供工作信號，并接收傳感器反饋回來的信號，通過發(fā)送信號和接收信號的相位差來判斷是否有車輪通過傳感器，有則進行計數(shù)，最后將軸數(shù)信號上傳。為了保證系統(tǒng)安全的工作，系統(tǒng)設計時考慮到多方面的安全可靠性因素，對其進行設計。首先，系統(tǒng)設計使用“1+1”冗余的設計方案，當其中一套計軸信號處理系統(tǒng)出現(xiàn)故障時，可以啟用另外一套計軸處理系統(tǒng)工作；其次，一套計軸信號處理系統(tǒng)使用2塊信號處理板，對2對磁頭分別進行信號處理、計數(shù)；最后，每一塊板上都有監(jiān)測各部分是否正常工作的監(jiān)測模塊。

圖3所示是一套計軸信號處理系統(tǒng)的結構框圖，包括24 kHz 信號處理板、28 kHz 信號處理板、電源板。24 kHz 信號處理板和28 kHz 信號處理板的設計結構和工作原理完全類似，只是工作的頻率不同，因此在下面介紹計軸信號處理系統(tǒng)硬件電路設計和軟件設計時，主要以24 kHz 信號處理板為例進行說明。

圖3 計軸信號處理系統(tǒng)結構

2 系統(tǒng)硬件電路設計和測試結果

以24 kHz 信號處理板為例，說明系統(tǒng)信號處理板的硬件電路設計，具體如圖4 所示，包括信號發(fā)送模塊、信號接收模塊、模數(shù)轉換模塊、數(shù)據(jù)傳輸模塊。

圖4 信號處理板硬件模塊關系框圖

2.1 信號發(fā)送模塊

以24 kHz 信號處理板為例，信號發(fā)送模塊是通過FPGA 芯片內(nèi)部產(chǎn)生24 kHz 的方波信號，然后經(jīng)過信號發(fā)送模塊處理要發(fā)送的信號，圖5所示是信號發(fā)送模塊電路圖。

圖5 信號發(fā)送模塊電路

由圖5可知信號發(fā)送模塊最左端連接FPGA信號發(fā)送引腳。圖6表示FPGA 引腳發(fā)送出信號的波形圖。FPGA 引腳端發(fā)送的信號為方波信號，高電平為3.3 V，低電平為0 V。

圖6 FPGA 信號發(fā)送引腳波形

信號發(fā)送出來后經(jīng)過電容C1隔直后，再經(jīng)過R4和R5分壓，將分壓后的信號經(jīng)過三極管Q3(S8050)放大，放大后的波形圖如圖7所示。由圖可知信號經(jīng)過三極管單管放大后方波的高電平值達到了24 V，低電平為0 V，信號依然保持方波形狀。

圖7 信號經(jīng)過三極管S8050后信號波形

此后，信號經(jīng)由二極管D1(1N4148)、三極管Q1(C2383)、Q2(A1013)組成的OTL甲乙類互補對稱電路進行功率放大，放大后的信號波形如圖8所示。這是在變壓器線圈FS的主線圈測得的波形圖，由圖可知信號波形有一定失真，高電平值為12 V，低電平值為-12 V。

圖8 信號經(jīng)過OTL 甲乙類互補對稱電路后的波形

最后，信號經(jīng)過變壓器線圈FS耦合到變壓器的副級線圈。在副級線圈一端，變壓器的副級線圈、磁頭發(fā)送線圈、電容(2個并聯(lián)的電容C4和C5)組成串聯(lián)諧振回路，諧振的中心頻率點為24 kHz。組成串聯(lián)諧振回路的目的是為了在磁頭發(fā)送線圈的2端獲得類正弦波，同時獲得較高的電壓幅值。已知諧振的中心頻率，同時可以測出變壓器副級線圈的電感和磁頭發(fā)送線圈的電感值，由串聯(lián)諧振回路諧振頻率的計算公式可知，需要的電容的容值約為90 pF左右，故電路設計中電容C4和C5的值分別為30 pF和56 pF。圖9所示為磁頭發(fā)送線圈兩端的波形圖，由圖可知磁頭發(fā)送線圈信號波形接近于正弦波，信號最大值為48 V。

圖9 磁頭發(fā)送線圈兩端信號波形

圖5中FS1、FS2和FS3這3個點是發(fā)送回路測試點，通過測試這3個點的電壓值來判斷發(fā)送回路是否正常。將這3個監(jiān)測點的信號進行處理，然后在模數(shù)轉化模塊下采樣，監(jiān)測分析在3.2節(jié)中給出。

2.2 信號接收模塊

信號接收模塊接收磁頭接收線圈的信號進行處理，圖10是信號接收模塊電路圖。

圖10 信號接收模塊電路

由圖可知，信號接收模塊接收來自磁頭接收線圈的信號，然后經(jīng)過變壓器JS 耦合，最后經(jīng)過U1(TL072MJG)進行放大。

信號磁頭發(fā)送線圈和接收線圈通過電磁感應實現(xiàn)信號的傳遞，圖11是磁頭接收線圈收到信號的波形圖。由圖可知，磁頭發(fā)送信號經(jīng)過電磁感應耦合到接收線圈兩端，信號波形依然保持正弦波狀態(tài)，但是信號的幅度衰減較大，最大值由原來的48 V 衰減到了現(xiàn)在的30 mV 左右。

圖11 磁頭接收線圈信號波形

接收到的信號經(jīng)過U1進行放大，放大后的波形經(jīng)過電阻R7和R8進行分壓，F(xiàn)PGA 輸入端24KIN(圖10中接收信號輸入FPFA 的接口)的波形圖如圖12所示。由圖可知，信號波形接近于方波，方波的高電平值為2.2 V，低電平值為0 V，將該信號輸入到FPGA 中能夠有效識別出信號波形。

圖12 接收信號輸入FPGA 端信號波形

2.3 模數(shù)轉換模塊

模數(shù)轉換模塊實現(xiàn)對外部電源模塊，發(fā)送、接收模塊的電壓監(jiān)測，模數(shù)轉換模塊使用芯片AD7265實現(xiàn)，圖13是模數(shù)轉換模塊電路圖。

圖13 模數(shù)轉換模塊電路

由圖可知，AD7265芯片引腳22(SGL/DIFF)連接高電平，輸入配置為單端模式，共12路；引腳21(RANGE)決定了12路通道輸入模擬量的范圍，該引腳接高電平，輸入模擬量的范圍在0～2VREF(VREF為芯片內(nèi)部參考電平)，即為5 V；引腳2(REFSELECT)接低電平，參考電壓為2.5 V；根據(jù)SGL/DIFF和引腳RANGE的配置可知，輸出的12位二進制編碼方式為二進制補碼形式，該模式下1個最低有效位的大小為2VREF/4 096。AD7265共有3種工作模式，分別是正常模式、部分斷電模式和完全斷電模式，軟件配置使該芯片一直工作在正常模式下。

由于受輸入范圍的限制，模擬值的輸入范圍是0～5 V。在12 V 電源監(jiān)測時，使用阻值為47 kΩ和10 kΩ 的2個電阻分壓，監(jiān)測模擬量的理論值為2.105 V；24 V 電源經(jīng)過10 kΩ和75 kΩ電阻分壓，監(jiān)測模擬量的理論值為2.824 V；3.3 V 電源經(jīng)過10 kΩ和20 kΩ電阻分壓，監(jiān)測模擬量的理論值為2.2 V。220 V 電源經(jīng)過一個整流電橋進行整形，然后通過電容進行濾波，最后再經(jīng)過一個光電耦合原件，進行監(jiān)測。線圈斷線檢測JSAIN量，是將外部傳感器線圈上的電壓值通過一個集成放大電路原件AD8226ARMZ進行放大后輸入到AD7265中，如圖14所示。

圖14 耦合線圈斷路監(jiān)測電路

2.4 數(shù)據(jù)發(fā)送模塊

數(shù)據(jù)發(fā)送模塊將軸數(shù)信息和監(jiān)測信息打包為幀發(fā)送出去，圖15是數(shù)據(jù)發(fā)送模塊電路圖。

圖15 數(shù)據(jù)發(fā)送模塊電路

由圖15可知，MCP2515[10-11]中引腳1(TXCAN)和引腳2(RXCAN)實現(xiàn)CAN 接口數(shù)據(jù)傳輸；引腳7(OSC2)和引腳8(OSC1)是時鐘輸入引腳，該芯片外接16 MHz 的外部時鐘；引腳17(RESET)是低電平有效的器件復位輸入引腳；引腳12(INT)是中斷輸出。

MCP2515每個發(fā)送緩存器占用內(nèi)部14 byte 的資源，根據(jù)CAN 數(shù)據(jù)幀的格式可知，CAN 數(shù)據(jù)幀有標準數(shù)據(jù)幀和擴展數(shù)據(jù)幀，標準數(shù)據(jù)幀和擴展數(shù)據(jù)幀最大的區(qū)別在于標志位位數(shù)的不同，因此在存儲數(shù)據(jù)時以擴展數(shù)據(jù)幀為依據(jù)。擴展數(shù)據(jù)幀共有29位標志位，因此需要4 byte 的存儲空間存儲，此外還需要1 byte 存儲要發(fā)送數(shù)據(jù)的大小，最多可以發(fā)送8 byte 的數(shù)據(jù)，需要8個數(shù)據(jù)字節(jié)。最重要的是發(fā)送緩存控制寄存器TXBnCTRL，它控制著報文的發(fā)送[12]。

3 系統(tǒng)軟件設計

圖16是系統(tǒng)軟件設計的整體框圖，由圖可知，要使系統(tǒng)可靠的工作，首先要保證系統(tǒng)信號產(chǎn)生和接收的完整性和正確性，它是軸數(shù)信號統(tǒng)計的前提；然后根據(jù)發(fā)送信號和接收信號進行軸數(shù)的統(tǒng)計，將統(tǒng)計好的軸數(shù)信息發(fā)送；最后監(jiān)測是否發(fā)送完成，若軸數(shù)信息發(fā)送完成，將軸數(shù)信息清空，進行下一次計數(shù)。

圖16 系統(tǒng)軟件整體流程

軟件設計的說明和硬件電路的設計相對應，從信號的產(chǎn)生、模數(shù)轉換模塊的實現(xiàn)、數(shù)據(jù)的產(chǎn)生和組合、數(shù)據(jù)發(fā)送4部分進行詳細介紹。

3.1 信號的產(chǎn)生

系統(tǒng)中FPGA 外接16 MHz 的晶振，即系統(tǒng)時鐘為16 MHz。使用計數(shù)器分頻的方式產(chǎn)生要發(fā)送的24、28 kHz 的信號。對于24 kHz 信號使用計數(shù)器計數(shù)333個系統(tǒng)周期信號進行翻轉，對于28 kHz 信號使用計數(shù)器計數(shù)286個系統(tǒng)周期信號進行翻轉。

圖17所示是24 kHz/28 kHz 信號仿真圖，圖中上面波形為28 kHz 波形時序圖，下面波形為24 kHz 波形時序圖。由圖可知28 kHz 信號一個周期時間為35 750 000 ps，頻率為27.972 kHz，頻率偏差為0.1%；24 kHz 信號一個周期時間為41 625 000 ps，頻率為24.024 kHz，頻率偏差為0.1%，均在誤差允許范圍內(nèi)。

圖17 信號仿真波形

3.2 模數(shù)轉換模塊的實現(xiàn)

AD7265每14個時鐘周期數(shù)據(jù)轉換一次，時鐘為1 MHz，故轉換速率為14μs/次。當CS拉低時，模塊的時鐘開始計數(shù)，產(chǎn)生時鐘adclk。片選計數(shù)器cnt_adcs使用時鐘adclk 進行計數(shù)，計數(shù)到cnt_adcs=14結束，完成一次單端端口的模數(shù)轉換。當cnt_adcs=1時，將上次轉換完成的數(shù)據(jù)和相對應的門限值進行對比，檢查所對應的模擬量是否出現(xiàn)異常。當cnt_adcs=2時開始芯片輸出12位數(shù)據(jù)，直到cnt_adcs=13的時候?qū)?2 位數(shù)據(jù)全部輸出。當cnt_adcs=14時，將片選CS拉高，同時將地址ad_addr 加1，準備對下一個數(shù)據(jù)進行采樣，同時將cnt_adcs清零。

表1列出了各個監(jiān)測量對應的門限值和其對應的判斷條件，門限值對應的模擬量的計算方法是二進制編碼原碼數(shù)值與5/212相乘，再加上2.5。將實際采樣值與門限值結果進行對比，比較后判斷所檢測的值是否超過所設定的門限值。這里規(guī)定若未超過門限值，上傳數(shù)據(jù)為0；超過門限值出現(xiàn)異常時，上傳的數(shù)據(jù)為1。根據(jù)上傳數(shù)據(jù)對應的位即可檢測哪里出現(xiàn)問題并及時進行維護。

表1 檢測數(shù)值和檢測判決條件

JSAIN在斷線的情況下檢測值為4.11 V，在連接狀態(tài)下檢測值為2.39 V。故在接收電路不斷線的情況下，warn144為0。分別對FSAINR、FSAINL和FSAINC進行斷線和不斷線情況的測量。在斷線情況下3個信號的測量值分別為0.684、0.111和0.691 V，與表1中對應相關門限值對比得a2=1、a3=0、a4=0，故warn143為1，表明在斷線情況下會發(fā)出報警；在不斷線的情況下，3個信號測量的測量值分別為0.496、3.846 和2.672 V，此時與表1 中對應相關門限值對比得a2=1、a3=1、a4=1，故warn143為0，表明在不斷線的情況下不會報警。12V_CHECK 的實測值為1.929 V，故warn12為0；24 V_CHECK 的實測值為2.928 V，故warn24 為0；220 V_CHECK 的實測值為4.168 V，故warn220為0；3.3 V_CHECK 的實測值為2.650 V，故warn33為0。

3.3 數(shù)據(jù)的產(chǎn)生和組合

軸計數(shù)時根據(jù)發(fā)送信號經(jīng)過調(diào)相后的信號sqrt_out 和接收信號sqrt_in 兩者的相位差進行判別是否有列車車輪通過傳感器磁頭。規(guī)定在無車的情況下要保證兩者的相位差在40°以內(nèi)，有車時由于輸入信號sqrt_in 相位的翻轉，使兩者的相位差相差較大(≥140°)，在檢測時設置門限值為70°，當超過70°時表示有車輪通過傳感器。

由3.1節(jié)可知24 kHz 信號周期為41 625 000 ps，而系統(tǒng)時鐘一個周期為62 500 ps，24 kHz 信號是通過對主時鐘計數(shù)分頻得到的，即對系統(tǒng)時鐘計數(shù)666次就可以得到。同理28 kHz 信號周期為35 750 000 ps，需要對系統(tǒng)時鐘計數(shù)572次。將24 kHz 或是28 kHz 信號的一個周期看作是360°，那么在對sqrt_out 和sqrt_in 兩者的相位差進行計數(shù)時，相位差計數(shù)器檢測到sqrt_and(sqrt_and＜=sqrt_out&(!sqrt_in))的高電平時開始以系統(tǒng)時鐘計數(shù)。對于24 kHz 信號，計數(shù)74個系統(tǒng)時鐘周期表示40°，計數(shù)129個系統(tǒng)時鐘周期表示70°；對于28 kHz 信號，計數(shù)63個系統(tǒng)時鐘周期表示40°，計數(shù)111個系統(tǒng)時鐘周期表示70°。

圖18表示當有車輪經(jīng)過傳感器時相位標志信號的狀態(tài)，使用phasea 表示24 kHz 信號處理板的相位標志信號，使用phaseb表示28 kHz 信號處理板的相位標志信號。圖18(a)表示車輪先經(jīng)過24 kHz 磁頭，后經(jīng)過28 kHz 時的相位信息。圖18(b)圖表示車輪先經(jīng)過28 kHz 磁頭后經(jīng)過24 kHz 磁頭時的相位信息。由兩者低電平相位出現(xiàn)的先后進行計數(shù)，以24 kHz信號板為例，規(guī)定當檢測到phasea 超前于phaseb時進行累計計數(shù)，當phaseb超前于phasea 時進行遞減計數(shù)。

圖18 不同方向行駛列車相位標志信號

數(shù)據(jù)使用CAN 總線擴展數(shù)據(jù)幀進行發(fā)送，擴展數(shù)據(jù)幀標志位一共29位，共占用MCP2515的4 byte；發(fā)送數(shù)據(jù)字節(jié)數(shù)占用MCP2515內(nèi)部1個寄存器，發(fā)送一幀數(shù)據(jù)包含8 byte的數(shù)據(jù)，其中軸數(shù)占用2 byte，其他信息占用2 byte；保留2 byte；CRC_16效驗碼占2 byte。

3.4 數(shù)據(jù)發(fā)送

數(shù)據(jù)的發(fā)送即通過MCP2515將組合好的數(shù)據(jù)進行發(fā)送，圖19為發(fā)送數(shù)據(jù)流程圖。由圖可知：首先上電將MCP2515寄存器復位，設置工作模式為正常模式并檢測，直到芯片工作在正常模式下；然后初始化相關發(fā)送和接收寄存器，將要發(fā)送的數(shù)據(jù)裝載到發(fā)送寄存器中，啟動發(fā)送，在發(fā)送時要時時監(jiān)測軸數(shù)信息是否更新，若更新及時將更新的數(shù)據(jù)裝載到發(fā)送緩存器中；最后判斷接收緩存器是否接收到軸數(shù)不變的相關數(shù)據(jù)幀，若接收產(chǎn)生接收中斷，將軸數(shù)信息清零，重新計數(shù)。

圖19 數(shù)據(jù)發(fā)送流程

根據(jù)MCP2515的外部連接16 MHz 的晶振可知，F(xiàn)SOC=16 MHz，那么Tsoc=62.5 ns。由寄存器配置可知波特率預分頻比RBRP為63，1位數(shù)據(jù)可分解為更小的時間份額TQ，TQ的計算表達式為TQ=2×(RBRP+1)×Tsoc=8 000 ns。CAN 數(shù)據(jù)幀每1位數(shù)據(jù)的時間長度NBT(標稱位時間)由4部分組成，分別是同步段、傳播段、相位緩沖段1和相位緩沖段2。其中同步段的時間長度固定為1TQ，不可編程改變，其他位段的長度可以通過編程設置。根據(jù)寄存器配置可知傳播段時長、相位緩沖段1和相位緩沖段2的時長都為8TQ，故整個標稱位時間為25TQ，MCP2515的CAN接口波特率為5 kb/s。

4 系統(tǒng)軟件測試

將設計好的軟件程序下載到系統(tǒng)硬件電路中，在有車和無車的狀況下分別使用使用Altera公司的Quartus II軟件提供的片上邏輯分析儀SignalTap對要分析的信號進行抓取，同時通過仿真來說明計軸原理。

4.1 無車時數(shù)據(jù)分析

圖20所示是無車狀態(tài)下24 kHz 信號處理板，使用SignalTap抓取到關鍵信號的波形圖。圖中sqrt_in 表示磁頭接收線圈接收的信號，sqrt_out 表示發(fā)送信號經(jīng)過調(diào)相后的信號，sqrt_and 是sqrt_in和sqrt_out 相與得到的信號，sqrt_or 是sqrt_in 和sqrt_out 相 或 得 到 的 信 號，sqrt_orf 是sqrt_or 延時1 個周期后得到的信號和sqrt_or 相與得到的信號，count 表示相位差計數(shù)值。由圖可知，無車狀態(tài)下相位差計數(shù)值保持在3附近，與設定的40°的相位差的計數(shù)值73相比相差較大，說明在無車狀態(tài)下相位差遠遠小于40°，符合設計要求。

圖20 無車時SignalTap抓取信號波形

4.2 有車時數(shù)據(jù)分析

圖21所示是有車狀態(tài)下24 kHz 信號處理板，使用SignalTap抓取到的關鍵信號的波形圖，圖中信號的意義和圖20中信號的意義完全一樣。由圖可知有車狀態(tài)下相位差計數(shù)值為128保持不變，即相位差保持在70°以上，能夠有效識別列車車輪信號。

圖21 有車時SignalTap抓取信號波形

圖22為軟件計數(shù)原理波形圖。由圖可知，當有車輪通過傳感器時，車輪先經(jīng)過24 kHz磁頭，后經(jīng)過28 kHz 磁頭，通過相位信息phasea 和phaseb來判別方向并計數(shù)。由于phasea 超前于phaseb，故進行累加計數(shù)。

由圖還可以知道在進行數(shù)據(jù)時，軸數(shù)信息以3種不同的方式進行存儲，zhouy ＜= zhou；zhouf = ～zhou；zhoub= ～zhou+16'd1。以3種方式存儲軸數(shù)信息是為了在將軸數(shù)信息裝載到發(fā)送寄存器中時進行對比，保證存儲數(shù)據(jù)的準確性。

5 結論

圖22 計軸原理波形

本文通過對計軸系統(tǒng)的硬件部分和軟件部分的介紹，詳細闡述了該系統(tǒng)所使用的硬件電路結構和系統(tǒng)的工作原理。與使用傳統(tǒng)單片機和單核DSP芯片相比，使用FPGA 的優(yōu)點如下：

1)本設計使用FPGA 軟件編程設定閾值與使用硬件電路設計閾值相比較具有可更改、靈活和方便的優(yōu)勢；

2)本設計采用FPGA 作為信號處理芯片，信號處理速度快，更加適合于現(xiàn)如今高速鐵路的發(fā)展，對高速鐵路適應性更強，可監(jiān)測。

3)本設計采用FPGA 作為信號處理芯片，在移相時可以軟件編程，與現(xiàn)在的硬件相移相比較，采用軟件相移設計更加精確具體。

4)本設計采用FPGA 作為信號處理芯片，與以往使用單片機做的系統(tǒng)相比，功能更加豐富，集成度更高，安全可靠性更好。