艦艇雷達(dá)檢測(cè)信號(hào)采集設(shè)備的設(shè)計(jì)

陳文瑞

（中國(guó)船舶重工集團(tuán)公司第七二三研究所 江蘇省揚(yáng)州市 225000）

1 前言

我國(guó)擁有大片海洋領(lǐng)土，需要有一支強(qiáng)大的海軍保衛(wèi)我國(guó)的海洋權(quán)益。軍用艦艇所配備的軍用雷達(dá)對(duì)軍艦的正常工作十分重要。雷達(dá)的檢修一般是通過(guò)預(yù)留測(cè)試接口獲取測(cè)試數(shù)據(jù)與信息，之后對(duì)這些數(shù)據(jù)與信息進(jìn)行分析解讀，了解雷達(dá)工作狀態(tài)。我國(guó)目前在檢測(cè)信號(hào)的提取與管理方面經(jīng)驗(yàn)不足，已有的數(shù)據(jù)采集系統(tǒng)通常采用采集卡搭配主機(jī)的形式，采集卡是通用設(shè)備，模擬輸入范圍是-10V～10V，但是雷達(dá)測(cè)試接口信號(hào)通常為幾伏到上百伏，輸入范圍無(wú)法滿足。除此之外，因?yàn)樾盘?hào)頻率未知，所以可能出現(xiàn)用高采樣率采取低頻信號(hào)的情況，這就需要采集卡有足夠的存儲(chǔ)容量?；谝陨弦?，本文將以我國(guó)艦艇上的各種體制雷達(dá)預(yù)留檢測(cè)口的檢測(cè)信號(hào)為研究對(duì)象，對(duì)信號(hào)采集電路和上位機(jī)程序的設(shè)計(jì)原理進(jìn)行分析，目的是便于提取、存儲(chǔ)和處理艦艇雷達(dá)的各類信號(hào)，提高艦艇雷達(dá)的可靠性。

2 采集系統(tǒng)構(gòu)成與總體框架

2.1 系統(tǒng)需求分析

系統(tǒng)所針對(duì)的是艦載雷達(dá)預(yù)留的檢測(cè)口，需要達(dá)到為雷達(dá)故障診斷提供支持的功能：

（1）適應(yīng)不同檢測(cè)口的不同接口。這些檢測(cè)口接口不同，信號(hào)幅值范圍不同、信號(hào)類型也不同。

（2）能對(duì)數(shù)據(jù)進(jìn)行預(yù)處理與顯示，能幫助檢測(cè)人員更快地發(fā)現(xiàn)問(wèn)題。

（3）能與上位機(jī)進(jìn)行快速的信息交換。上位機(jī)可以提供更為強(qiáng)大的信息處理能力，所以數(shù)據(jù)采集器要能夠快速的將數(shù)據(jù)發(fā)送到上位機(jī)。

（4）便于攜帶。該設(shè)備需要用于上艦調(diào)試，且雷達(dá)設(shè)備可能安裝在不同艙室，為了能方便的測(cè)試各個(gè)接口，該設(shè)備應(yīng)具有便攜性。

2.2 系統(tǒng)總體結(jié)構(gòu)

整個(gè)系統(tǒng)由信號(hào)采集硬件部分、FPGA 程序部分，嵌入式數(shù)據(jù)采集控制部分以及上位機(jī)波形數(shù)據(jù)管理軟件部分構(gòu)成。

信息采集硬件部分由自動(dòng)增益控制、ADC 及緩沖器、數(shù)字信號(hào)緩沖電路、特殊信號(hào)相位控制等多個(gè)部分構(gòu)成。其中自動(dòng)增益控制采用比較器、繼電器和電阻構(gòu)成自適應(yīng)電阻分壓網(wǎng)絡(luò)、ADC 采樣率500Kps，精度12bit，數(shù)字信號(hào)緩沖電路可對(duì)最多62 路信號(hào)進(jìn)行緩沖以便后端的FPGA 能并行采集，特殊信號(hào)相位控制部分為高速同、反相比例放大器。

FPGA 程序使用Verilog HDL 編寫(xiě)，程序的功能是使FPGA 接收采集電路的各種信號(hào)，并根據(jù)控制指令，將信號(hào)存儲(chǔ)于外接的大容量SRAM 中。所以該程序相當(dāng)于一個(gè)小型的控制系統(tǒng)。該程序應(yīng)該包括：采集電路的數(shù)字部分、系統(tǒng)各時(shí)鐘、AD 采集控制、特殊信號(hào)采集控制、數(shù)字信號(hào)采集控制、SRAM 控制、控制系統(tǒng)核心與嵌入式系統(tǒng)接口等部分。

圖1：繼電器電阻構(gòu)成的無(wú)源分壓網(wǎng)絡(luò)

圖2：AD7665 模擬輸入端口功能簡(jiǎn)圖

圖3：AD7665 工作在并行輸出模式下的時(shí)序關(guān)系圖

嵌入式系統(tǒng)部分采用比較小巧的ARM9 系列的開(kāi)發(fā)板作為硬件開(kāi)發(fā)平臺(tái)，從而使工作組要集中在軟件開(kāi)發(fā)商。開(kāi)發(fā)系統(tǒng)選用了開(kāi)源的操作系統(tǒng)linux，從而增加開(kāi)發(fā)的可控性。圖形開(kāi)發(fā)環(huán)境采用嵌入式QT。

上位機(jī)程序采用Microsoft Visual C++ 6.0 環(huán)境基于MFC 編寫(xiě)，完成測(cè)試數(shù)據(jù)的上位機(jī)存儲(chǔ)、管理、顯示與對(duì)比檢測(cè)功能。通過(guò)SD 卡和簡(jiǎn)單的操作可將每次測(cè)試得到的數(shù)據(jù)一次性全部存入上位機(jī)，測(cè)試歷史結(jié)果按測(cè)試日期排列。

3 詳細(xì)設(shè)計(jì)與系統(tǒng)實(shí)現(xiàn)

3.1 自動(dòng)量程轉(zhuǎn)換模塊

3.1.1 模塊功能

由于被測(cè)對(duì)象是雷達(dá)測(cè)試信號(hào)，本系統(tǒng)需要實(shí)現(xiàn)對(duì)幅值從幾V到上百V 的信號(hào)的檢測(cè)，如115V 的某雷達(dá)伺服勵(lì)磁信號(hào)，而AD的輸入范圍為-10-10V，為了任何雷達(dá)檢測(cè)信號(hào)輸入都能保證測(cè)試信號(hào)進(jìn)入AD 時(shí)不會(huì)超過(guò)AD 輸入范圍，并且保證足夠的轉(zhuǎn)換精度，需要對(duì)輸入信號(hào)進(jìn)行預(yù)處理，包括信號(hào)的衰減或放大。

3.1.2 基本原理

這一模塊分為降壓跟隨器、電壓比較器、過(guò)壓判定、輸入保護(hù)、繼電器、電阻分壓網(wǎng)絡(luò)、延時(shí)開(kāi)關(guān)等6 個(gè)部分：

（1）降壓跟隨器：輸入的模擬、特殊信號(hào)幅值不定，而采集部分的耐壓程度有限，因此在輸入部分設(shè)計(jì)了降壓跟隨器電路，這一電路主要由大電阻分壓和接成負(fù)反饋的運(yùn)放構(gòu)成的跟隨器構(gòu)成，使用大電阻分壓一方面保證了降壓后的電壓滿足要求同時(shí)實(shí)現(xiàn)與后端的隔離，另一方面使用大電阻分壓使電路輸入電阻不至于太低。

（2）過(guò)壓判定：根據(jù)性能需求，被測(cè)信號(hào)的范圍設(shè)定于-200V～200V 之間，因此對(duì)于過(guò)高的輸入電壓，系統(tǒng)應(yīng)該能對(duì)其進(jìn)行判定并保護(hù)后端電路，過(guò)壓判定電路就實(shí)現(xiàn)這一功能。此電路中使用運(yùn)放搭成的電壓比較器進(jìn)行判定，如果電壓過(guò)高，將產(chǎn)生一個(gè)過(guò)壓信號(hào)，經(jīng)過(guò)FPGA 控制部分的處理，控制輸入保護(hù)電路斷開(kāi)后端采集部分與信號(hào)的鏈接，達(dá)到保護(hù)后端電路的功能。

（3）輸入保護(hù)：這一電路處在信號(hào)流的第一級(jí)，通過(guò)實(shí)現(xiàn)一個(gè)程控開(kāi)關(guān)的功能達(dá)到輸入保護(hù)的目的。常態(tài)是斷開(kāi)，當(dāng)采集系統(tǒng)開(kāi)始運(yùn)行并進(jìn)入采集狀態(tài)后，F(xiàn)PGA 控制部分會(huì)根據(jù)過(guò)壓判定電路給出的過(guò)壓信號(hào)決定是否閉合。

（4）電壓比較器：這一部分電路實(shí)現(xiàn)對(duì)輸入電壓峰值范圍的判斷，由十個(gè)運(yùn)放搭成的不同閾值的比較器構(gòu)成。被測(cè)信號(hào)經(jīng)過(guò)降壓跟隨實(shí)現(xiàn)隔離之后，進(jìn)入各個(gè)并行的比較器，通過(guò)不同的閾值比較，可以判斷輸入電壓峰值范圍，這一比較結(jié)果將會(huì)提供給FPGA控制部分的程序，之后由FPGA 的判斷控制繼電器、電阻分壓網(wǎng)絡(luò)的狀態(tài)。

（5）繼電器，電阻分壓網(wǎng)絡(luò)：這部分電路由不同阻值的電阻串聯(lián)構(gòu)成，每個(gè)電阻并聯(lián)一個(gè)受控于FPGA 的繼電器。繼電器斷開(kāi)時(shí)電阻接入，繼電器閉合時(shí)電阻被短接，由此控制接入電路的分壓電阻的阻值變化，達(dá)到分壓比可控的目的。

（6）延時(shí)開(kāi)關(guān)：此程控開(kāi)關(guān)由一個(gè)FPGA 控制的繼電器在對(duì)某一信號(hào)進(jìn)行測(cè)量時(shí)，系統(tǒng)會(huì)在開(kāi)始測(cè)量的一段時(shí)間內(nèi)斷開(kāi)此開(kāi)關(guān)，以保證信號(hào)的峰值至少出現(xiàn)過(guò)一次以使得電壓比較器能正確測(cè)量出信號(hào)峰值，并且峰值判斷交由FPGA 之后，F(xiàn)PGA 控制繼電器作出正確動(dòng)作并穩(wěn)定下來(lái)。

3.1.3 無(wú)源分壓網(wǎng)絡(luò)

對(duì)于采集設(shè)備來(lái)說(shuō)，信號(hào)進(jìn)入AD 轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換時(shí)應(yīng)盡量使用AD 的滿量程，否則若信號(hào)幅值太小，將會(huì)導(dǎo)致讀數(shù)有效位數(shù)減少。如果能將經(jīng)過(guò)量程控制后的信號(hào)幅值保持在AD 半量程以上，則AD 的轉(zhuǎn)換結(jié)果至多只會(huì)損失1bit。

繼電器電阻網(wǎng)絡(luò)如圖1所示，圖中R1～Rn 為MΩ 級(jí)精密電阻，開(kāi)關(guān)速度快，導(dǎo)通電阻小，并可以通過(guò)標(biāo)定方法消除。

在所有繼電器閉合時(shí)，輸入電路只有Ri 一個(gè)電阻，輸出信號(hào)等于被測(cè)信號(hào)，輸入阻抗由Ri 和AD 之前隔離電路的輸入阻抗共同決定。由于AD 之前會(huì)進(jìn)行電氣隔離，整個(gè)采集設(shè)備的輸入阻抗只取決于自動(dòng)量程控制電路的輸入阻抗。如果有任何繼電器斷開(kāi)，則輸入阻抗大于Ri，在實(shí)際系統(tǒng)設(shè)計(jì)中，Ri 與隔離電路的輸入阻抗并聯(lián)等效阻抗1MΩ，可知系統(tǒng)的輸入阻抗大于1MΩ。

對(duì)于峰值10V 以內(nèi)的信號(hào)不需要進(jìn)行分壓，對(duì)于超過(guò)10V 的信號(hào)需要進(jìn)行降壓。在某一量程內(nèi)使用同一降壓系數(shù)進(jìn)行降壓。設(shè)某一量程的下限和上限分別為a，b（a＜b），降壓系數(shù)為A，則對(duì)于一個(gè)峰值為M 的信號(hào)（a＜M＜b）經(jīng)過(guò)降壓后變?yōu)镸/A，則降壓環(huán)節(jié)需要滿足下式：

m 為降壓后的最小幅值，假設(shè)a=10，則峰值略微超過(guò)+10V 的電壓會(huì)被降為一個(gè)略大于m 的數(shù)值，可知此時(shí)m=10/A。

設(shè)計(jì)階段系統(tǒng)用盡量少的級(jí)數(shù)n 來(lái)實(shí)現(xiàn)滿足要求的輸出范圍，同時(shí)滿足：

則對(duì)于0～200V 的輸入范圍，n 滿足下式：

對(duì)于同樣的m 為了滿足n 最小，可以?。?/p>

其中 是取整操作。

以上述結(jié)果舉例計(jì)算，為了滿足輸入信號(hào)為AD 轉(zhuǎn)換器的半量程以上，設(shè)m 為5V，最小的n 計(jì)算為5 級(jí)，分別為200V-100V，100V-50V，50V-25V，25V-12.5V，12.5V-10V。以某雷達(dá)115V 伺服勵(lì)磁信號(hào)為例，在峰值檢測(cè)階段判定為200V-100V 一級(jí)，該級(jí)降壓系數(shù)A 經(jīng)計(jì)算為0.05，則該信號(hào)最終輸入為5.75V 的測(cè)試信號(hào)。若需要提高AD 轉(zhuǎn)換器精度，可以考慮增加分壓網(wǎng)絡(luò)級(jí)數(shù)。

3.1.4 邏輯控制電路

自動(dòng)量程功能的實(shí)現(xiàn)需要邏輯控制電路進(jìn)行自動(dòng)控制，這部分電路包括降壓跟隨器、全波整流器、比較器和RS 鎖存器構(gòu)成。

信號(hào)進(jìn)入系統(tǒng)后，經(jīng)過(guò)過(guò)壓判定，系統(tǒng)對(duì)高于250V 的輸入信號(hào)進(jìn)行輸入斷路保護(hù)。對(duì)于允許輸入范圍內(nèi)的信號(hào)一方面進(jìn)入電阻網(wǎng)絡(luò)進(jìn)行降壓，另一方面進(jìn)行降壓隔離，經(jīng)過(guò)全波精密整流和與不同量程的閾值比較器可以確定峰值所在范圍以確定量程。精密整流和比較器均采用高速運(yùn)放OP484 實(shí)現(xiàn)，AD 輸入保護(hù)電路在采集前處于斷開(kāi)狀態(tài)。被測(cè)信號(hào)具有周期性，對(duì)輸入信號(hào)的頻率范圍有一定的了解，可以在采集之前進(jìn)行上述流程，待量程判定結(jié)束之后（至少大于被測(cè)信號(hào)的一個(gè)周期）再閉合AD 輸入保護(hù)，可以確保進(jìn)入后端AD 的信號(hào)不會(huì)在量程穩(wěn)定之前進(jìn)入AD 造成超過(guò)AD 量程。

3.2 AD轉(zhuǎn)換模塊

3.2.1 模塊功能

本文目的是設(shè)計(jì)一個(gè)數(shù)據(jù)采集系統(tǒng)，數(shù)據(jù)來(lái)源是雷達(dá)各分機(jī)柜輸出的若干測(cè)試信號(hào)，而最終將要實(shí)現(xiàn)的是一個(gè)基于這些數(shù)據(jù)的故障診斷系統(tǒng)，輸出的信號(hào)是脈沖和正弦波信號(hào)，而后端存儲(chǔ)與處理的是數(shù)字信號(hào)，因此數(shù)模轉(zhuǎn)換器是整個(gè)系統(tǒng)的核心。本系統(tǒng)使用的AD 轉(zhuǎn)換器采集頻率不低于每秒500K 個(gè)采樣點(diǎn)，為了保證精度，盡量選擇12bit 以上的精度。因此每秒產(chǎn)生的數(shù)據(jù)即為6Mbit/s，擬采用并行輸出的AD 轉(zhuǎn)換器實(shí)現(xiàn)。

3.2.2 器件選型

本文選用Analog Device 公司的AD 轉(zhuǎn)換芯片AD7665 實(shí)現(xiàn)AD轉(zhuǎn)換功能，其采集速率為570kSPS，分辨率為16bit，輸入信號(hào)范圍為±10V。該芯片采用單電源功能。

3.2.3 電路設(shè)計(jì)

AD7665 芯片可以通過(guò)設(shè)置實(shí)現(xiàn)不同的輸入電壓范圍：雙極性：±10V，±5V，±2.5V；單極性：0～10V，0～5V，0～2.5V。

以上的輸入電壓范圍都是在參考基準(zhǔn)電壓為+2.5V 的條件下確定的。如圖2 是與模擬輸入部分相關(guān)的電路結(jié)構(gòu)。

可以看到AD7665 芯片與模擬輸入部分相關(guān)的引腳為5 個(gè)，分別為INA、INB、INC、IND、AGND。在應(yīng)用過(guò)程中，將AGND接為模擬地，其余四個(gè)模擬輸入端分別接入不同的信號(hào)，包括模擬輸入、參考電壓和地等。可以實(shí)現(xiàn)以上不同的模擬輸入范圍。三個(gè)輸入端INB、INC 和IND 有較高的電壓保護(hù)范圍（-11V～+30V）以允許較大的輸入信號(hào)范圍，在設(shè)計(jì)時(shí)需要特別注意保證模擬信號(hào)輸入電壓絕不會(huì)超過(guò)這些限制。

3.2.4 時(shí)序控制

為了避免BYTESWAP 信號(hào)的高低電平時(shí)序配合產(chǎn)生的額外的調(diào)試開(kāi)銷，選擇了使用AD7665 從D15～D0 全部16 個(gè)并行數(shù)據(jù)輸出端口進(jìn)行輸出，為保證精度，在結(jié)果處理中只采用高12bit。在這一方案中，BYTESWAP 信號(hào)被固定在了低電平，這樣從D15～D0為轉(zhuǎn)換結(jié)果的最高位到最低位，按照如圖3 的時(shí)序關(guān)系編寫(xiě)FPGA程序，就可以完成通過(guò)AD 轉(zhuǎn)換器實(shí)現(xiàn)的數(shù)據(jù)采集功能。

圖4：上位機(jī)軟件功能圖

3.3 數(shù)字信號(hào)緩沖器模塊

檢測(cè)口中大部分測(cè)試信號(hào)都是數(shù)字信號(hào)，其主要信息包含在頻率和相位中，同時(shí)，利用FPGA 的高頻率和極為出色的并行性能可以很容易實(shí)現(xiàn)高頻的數(shù)字信號(hào)并行采集功能。

同時(shí)，檢測(cè)對(duì)象是雷達(dá)的測(cè)試信號(hào)，作為測(cè)試信號(hào)而言，其帶負(fù)載能力不會(huì)太強(qiáng)，又由于主要信號(hào)都是數(shù)字信號(hào)，因此只需要關(guān)注信號(hào)的頻率和相位信息，而這些信息都與復(fù)制無(wú)關(guān)。由此考慮在數(shù)字信號(hào)輸入部分加入一級(jí)緩沖門(mén)，一來(lái)可以起到隔離作用，即使測(cè)試設(shè)備出現(xiàn)故障，也不至于因?yàn)闇y(cè)試信號(hào)的直連而損壞雷達(dá)測(cè)試柜。另外，并行采集采用FPGA 進(jìn)行，而FPGA 工作電壓為3.3VV，因此有必要在數(shù)字被測(cè)信號(hào)進(jìn)入FPGA 之前將被測(cè)電壓的高電平統(tǒng)一到3.3V 進(jìn)行采集。所用到的器件為74LS16244，是16 位數(shù)字緩沖器，3.3V 單電源供電。

3.4 電源模塊

本系統(tǒng)為便攜式采集系統(tǒng)，為滿足其便攜性，需要電源部分盡量簡(jiǎn)單與輕便。在本系統(tǒng)設(shè)計(jì)中，充分考慮到了以上幾點(diǎn)，在設(shè)計(jì)上，只有一條接220V，50Hz 的通用插頭，其余電源部分都在便攜式采集盒中完成。

在電源部分的設(shè)計(jì)中充分考慮模擬供電和數(shù)字供電的隔離，布線中注意模擬地和數(shù)字地的隔離和單點(diǎn)接地。整個(gè)系統(tǒng)的輸入電壓為220V50Hz 的交流電，經(jīng)過(guò)一級(jí)變壓整流和斬波得到+15V與-15V 兩種直流電，兩路電源分別經(jīng)過(guò)四個(gè)電源模塊：KA7805，KA7905，KA7812 和KA7912 來(lái) 獲 得+5V、-5V、+12V、-12V四種直流電源。LM1084 是高功率輸出低壓降的電源模塊，采用LM1084-5V 的模塊加上濾波電容和散熱片即可得到相應(yīng)的電源輸出，其最大輸出電流可以達(dá)到5A，完全可以滿足ARM 開(kāi)發(fā)板的需求。

對(duì)于數(shù)字部分電路而言，以FPGA 為核心的器件需要3.3V 和1.5V 供電，采用兩個(gè)電源模塊1084-3.3V 和1084-1.5V，其輸出電流最大值也可以達(dá)到5A，對(duì)于只需要幾百mV的電路來(lái)說(shuō)足夠用了。

3.5 上位機(jī)軟件

本系統(tǒng)的最終目的是根據(jù)采集到的雷達(dá)測(cè)試信號(hào)對(duì)雷達(dá)的運(yùn)行狀態(tài)進(jìn)行評(píng)估與監(jiān)測(cè)。信號(hào)的采集方面，通過(guò)一個(gè)便攜式采集盒來(lái)實(shí)現(xiàn)，采集盒通過(guò)AD 轉(zhuǎn)換，數(shù)字采集等多種方式對(duì)不同的信號(hào)源進(jìn)行信號(hào)采集，其結(jié)果通過(guò)專用的數(shù)據(jù)結(jié)構(gòu)進(jìn)行存儲(chǔ)保存在隨機(jī)附帶的SD 存儲(chǔ)卡中。值得注意的是，由于便攜式采集盒需要考慮到便攜性，低消耗等多種因素，其核心處理器的選擇必須遵循以上原則進(jìn)行，因而注定了便攜式采集設(shè)備所具備的數(shù)據(jù)分析處理能力的局限。

為了解決以上矛盾，整個(gè)系統(tǒng)設(shè)計(jì)將數(shù)據(jù)處理分析、采集歷史記錄管理和波形比較與故障診斷等功能獨(dú)立出來(lái)，在上位機(jī)PC 中通過(guò)上位機(jī)軟件實(shí)現(xiàn)這些功能。整個(gè)系統(tǒng)的工作流程為：通過(guò)便攜式采集設(shè)備對(duì)雷達(dá)測(cè)試信號(hào)進(jìn)行采集；采集結(jié)束后，將存有本次采集結(jié)果的SD 存儲(chǔ)卡從便攜式采集設(shè)備中移除，再插入上位機(jī)中，通過(guò)上位機(jī)軟件堆采集到的數(shù)據(jù)進(jìn)行存儲(chǔ)，進(jìn)而進(jìn)行處理、特征提取、波形對(duì)比等功能，最終實(shí)現(xiàn)對(duì)雷達(dá)工作狀態(tài)的評(píng)估和為故障診斷提供依據(jù)。整個(gè)軟件的功能劃分如圖4所示。

4 總結(jié)

本文設(shè)計(jì)了一套針對(duì)艦載雷達(dá)檢測(cè)口的測(cè)試系統(tǒng)，能為雷達(dá)故障診斷提供支持。雷達(dá)檢測(cè)口的數(shù)據(jù)能夠反映出雷達(dá)的工作狀態(tài)。本系統(tǒng)可以采集、存儲(chǔ)與管理這些數(shù)據(jù)，并能利用數(shù)據(jù)管理和分析功能對(duì)采集到的數(shù)據(jù)與歷次采集到的雷達(dá)工作狀態(tài)下的波形進(jìn)行對(duì)比、分析，最終達(dá)到判斷雷達(dá)的工作狀態(tài)的目的，為雷達(dá)的維護(hù)提供有效的依據(jù)與支持，這對(duì)于提高我國(guó)雷達(dá)戰(zhàn)備水平是非常有益的。