基于ZYNQ+FPGA的ADC通用測試平臺的設(shè)計與實現(xiàn)*

錢宏文，李 凱，劉繼祥

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

0 引 言

芯片測試技術(shù)隨著集成電路的發(fā)展越來越受到重視，特別是中興事件以后，國家對國產(chǎn)芯片的研發(fā)力度加大。多種類、大批量高速高精度ADC的指標測試將是一項比較龐大的任務(wù)，需要一款A(yù)DC通用測試平臺快速測試不同種類的ADC。目前，國內(nèi)的測試平臺幾乎都是針對單款或幾款A(yù)DC進行測試，缺乏通用性，而國外的測試平臺（Automatic Test Equipment，ATE）[1]測試成本高。因此，本文提出一種相對廉價的ADC通用測試平臺。該測試平臺能夠兼容不同電壓，且兼容目前主流的LVDS、CMOS以及JESD204B共3種接口的ADC。同時，利用LabVIEW開發(fā)上位機配置測試平臺參數(shù)，并動態(tài)顯示測試參數(shù)，還支持在線升級ADC測試程序功能。經(jīng)過實驗，對比測試結(jié)果和參考值驗證了測試系統(tǒng)的可行性。

1 測試平臺硬件設(shè)計

本系統(tǒng)是一款SOC+FPGA架構(gòu)的采集控制板。控制板分為2部分：模擬電源部分和數(shù)據(jù)采集控制部分。

模擬電源包括3部分：

（1）3路可調(diào)電源[2]可以給待測ADC測試板供電，可利用上位機調(diào)節(jié)各路電源的輸出電壓。同時，每路具備3路電源電壓和電流檢測功能監(jiān)控電源部分，保證在電路工作異常時能及時切斷電源；在模擬部分還包括2路高精度的DAC，用于在測量低速ADC時可以作為信號源使用。

數(shù)據(jù)采集控制部分采用SOC+FPGA架構(gòu)，SOC采用XILINX的ZYNQ[3]，F(xiàn)PGA采用K7。該板子對外支持COMS、LVDS以及JESD204B接口，同時接口電壓支持1.8 V、2.5 V、3.3 V范圍內(nèi)可選。FPGA用來控制待測ADC采集數(shù)據(jù)，并通過LVDS接口把數(shù)據(jù)上傳到ZYNQ，之后ZYNQ通過千兆網(wǎng)口把數(shù)據(jù)上傳到上位機對數(shù)據(jù)進行分析。此外，該系統(tǒng)支持通過上位機對FPGA程序進行在線更新，以方便快捷地測試不同的ADC芯片。系統(tǒng)硬件結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)硬件結(jié)構(gòu)

1.1 低噪聲的可調(diào)電源設(shè)計

電源部分是測試ADC性能指標的關(guān)鍵。合理的原理設(shè)計及電源布局是電源設(shè)計成敗的關(guān)鍵。本系統(tǒng)采用LDO+DAC的設(shè)計思路，實現(xiàn)電源的連續(xù)可調(diào)。具體電路如圖2所示。

由于LDO具有低噪聲、低紋波特性，而DAC具有較小分辨率的輸出，兩者配合可實現(xiàn)品質(zhì)優(yōu)良的且輸出連續(xù)可調(diào)的電源解決方案。在該電路中通過把LDO的反饋電阻接到DAC的輸出，通過控制DAC的輸出控制LDO的輸出，從而實現(xiàn)電源的連續(xù)可調(diào)。實驗證明，該電源電路可以在1.2～5.5 V范圍內(nèi)進行連續(xù)可調(diào)。調(diào)節(jié)下線與LDO內(nèi)部參考電壓決定。

1.2 FPGA程序更新接口電路設(shè)計

本系統(tǒng)的FPGA程序更新采用selectMAP接口，具體接口電路如圖3所示。

為了能夠?qū)崿F(xiàn)利用selectMAP進行FPGA程序的更新，本系統(tǒng)的控制芯片采用ZYNQ，該芯片集成了ARM與FPGA，支持千兆網(wǎng)口，除了可以滿足高速率采樣數(shù)據(jù)的上傳，還能利用內(nèi)部的FPGA實現(xiàn)selectMAP接口時序來對K7160T進行程序的更新。

圖2 可調(diào)電源電路

圖3 K7 selectmap接口電路

2 LabView上位機設(shè)計

采用LabView作為系統(tǒng)上位機，與ZYNQ千兆網(wǎng)口進行通信。上電初始化后，上位機通過網(wǎng)口把ADC采集程序程序發(fā)送給ZYNQ，然后ZYNQ通過selectmap接口把程序下載到FPGA中，通過上位機控制電源模塊對ADC子板進行供電和數(shù)據(jù)采集。上位機通過點擊數(shù)據(jù)回傳按鈕就可以回傳采集的數(shù)據(jù)，同時上位機根據(jù)回傳回來的數(shù)據(jù)利用FFT進行頻域分析[4]，根據(jù)指標測試公式自動計算出ADC各項動態(tài)參數(shù)，包括SNR、SIND、ENOB、SFDR、THD、基波頻率及基波幅度等。此外，由于數(shù)據(jù)量大，為方便管理，控制面板還支持數(shù)據(jù)保存至TXT或者EXCEL，同時能支持保存頻域波形截圖的功能。上位機界面如圖4所示。

圖4 ADC測試平臺上位機界面

3 測試結(jié)果分析

為了驗證本平臺在ADC指標測試方面的可行性，利用ADI的AD***作為被測對象，專門設(shè)計AD***的測試子板插接在該平臺板上進行指標測試。以下給出不同測試條件下的測試結(jié)果。

（1）AVDD=1.8 V，DVDD=1.8 V，內(nèi)部基準VREF=1.0 V，差分滿幅輸入方式，常溫下測試結(jié)果如表1所示。

表1 AD＊＊＊指標測試結(jié)果

通過以上實測數(shù)據(jù)與datasheet數(shù)據(jù)比較可以看出，所測指標在80 MHz采樣率時與datasheet指標比較吻合，在125 MHz采樣率時指標有所下降，但與指標相差最大在2 dB范圍內(nèi)，基本可以接受。

4 結(jié) 語

國內(nèi)近幾年來微電子技術(shù)和集成電路方面發(fā)展迅速。隨著國內(nèi)在高速ADC技術(shù)領(lǐng)域的高速發(fā)展和我國對高速ADC芯片需求領(lǐng)域的不斷擴大，對高速ADC的測試方法和測試手段帶來了巨大挑戰(zhàn)。電路的測試是保障產(chǎn)品質(zhì)量和性能的關(guān)鍵環(huán)節(jié)，因此提出了一種高速ADC通用測試平臺的解決方案，能夠滿足不同種類的高速ADC指標測試的需求，大大節(jié)省了ADC測試的成本和時間，經(jīng)過實驗驗證了該方案的可行性。本設(shè)計在電源部分設(shè)計還存在一些不足，沒有包含高電壓、負電源的設(shè)計，后續(xù)可考慮結(jié)合DC/DC實現(xiàn)高電壓、負電源設(shè)計，從而滿足更多種類的ADC的指標測試需求。