14納米及其以下的Finfet 工藝概述和瓶頸分析

李麗 無(wú)錫職業(yè)技術(shù)學(xué)院

前言

隨著微電子技術(shù)的不斷革新，我們對(duì)器件的要求越來(lái)越高，根據(jù)摩爾定律（Moore’s Law）的發(fā)展，半導(dǎo)體器件柵氧化層厚度、溝道長(zhǎng)度越來(lái)越小，短溝道效應(yīng)引起的漏極感應(yīng)勢(shì)壘降低、亞閾特性退化也日趨明顯，傳統(tǒng)的平面器件越來(lái)越不能達(dá)到人們的要求，因此開(kāi)發(fā)高性能、低漏電、高可靠性的器件是業(yè)界的迫切需求。FINFET因?yàn)槠涠鄸趴刂频奶匦?，具備?yōu)異的性能，F(xiàn)INFET器件成為一種必然的選擇，F(xiàn)inFET技術(shù)的首次提出者是美國(guó)University of California， Berkeley 的教授正明-胡 (Chenming Hu)教授 。FinFET的閘長(zhǎng)現(xiàn)有的技術(shù)可以做到小于25nm，而未來(lái)可以達(dá)到低于9nm，僅僅只有我們頭發(fā)的0.01%。而正是由于這種極其強(qiáng)大的技術(shù)，我們將來(lái)有望將超級(jí)計(jì)算機(jī)做到只有小藥片那么精巧。FinFET是在我們已有的晶體管-場(chǎng)效應(yīng)晶體管 (Field-Effect Transistor；FET)的基礎(chǔ)上，創(chuàng)新改進(jìn)而成。在場(chǎng)效應(yīng)晶體管的傳統(tǒng)經(jīng)典結(jié)構(gòu)中，我們只能在閘門(mén)的一側(cè)控制電流，傳統(tǒng)的器件我們稱之為平面架構(gòu)，這種平面器件已經(jīng)不能滿足我們的要求。而在新的FinFET立體器件中，我們采用立體的架構(gòu)，控制電流的閘門(mén)被工程技術(shù)人員設(shè)計(jì)成類(lèi)似魚(yú)鰭的立體結(jié)構(gòu)，而這種叉狀的立體架構(gòu)，使得閘門(mén)可以控制兩側(cè)的電流的接通與斷開(kāi)。 FinFET不僅靈活了電路控制，在這種設(shè)計(jì)中漏電流(leakage)也大大降低，這種立體器件中的晶體管閘長(zhǎng)也縮短了。

FinFET技術(shù)雖然有諸多優(yōu)點(diǎn)，但FinFET工藝技術(shù)其復(fù)雜的立體機(jī)構(gòu)也給工藝工程師帶來(lái)了前所未有的挑戰(zhàn)。解決這些技術(shù)問(wèn)題迫在眉睫。

本文將從該技術(shù)的工藝流程的前段流程，中段流程，和后段流程分別加以介紹和闡述。

一、前段

在前段流程中，F(xiàn)in的形成是首要的，同樣也是第一位的。業(yè)界目前已有的技術(shù)CPP(criticalpolypitch)是42nm，而在14nm以及其以下的技術(shù)，技術(shù)節(jié)點(diǎn)的數(shù)字是FIN 寬度。如果要做到如此小的寬度，又不失其精確，則對(duì)FIN的光刻技術(shù)工藝提出了嚴(yán)峻的挑戰(zhàn)。在現(xiàn)有的工藝條件下，可以采用浸入式光刻機(jī)并搭配使用自校準(zhǔn)雙重曝光（SADP）技術(shù)來(lái)實(shí)現(xiàn)，如果下探到7nm以及5nm，EUV式光刻機(jī)就顯得尤為必要。

在前段中，除了對(duì)光刻技術(shù)的要求高，我們同樣對(duì)蝕刻技術(shù)的要求也并不簡(jiǎn)單，因此蝕刻工程技術(shù)人員的壓力也同樣不小，眾所周知FINFET性能的優(yōu)異來(lái)源于多柵控制，而FIN的高度越高，就意味著器件寬度越大，則能帶來(lái)高驅(qū)動(dòng)電流，而實(shí)現(xiàn)高精度的深寬比，同時(shí)保證高均勻性一致性，對(duì)設(shè)備和工藝能力的要求同樣苛刻。

而多重閾值能力是現(xiàn)在高性能片上系統(tǒng)（systemonchip）的普遍要求，F(xiàn)INFET是通過(guò)調(diào)節(jié)metalgatestack的功函數(shù)來(lái)實(shí)現(xiàn)的，這種技術(shù)在28HKMG節(jié)點(diǎn)就已經(jīng)屢見(jiàn)不鮮了。但是作為平面工藝的最后一個(gè)節(jié)點(diǎn)，這項(xiàng)技術(shù)的復(fù)雜和難以控制也是知名的。目前業(yè)界采用柵氧化層，高K值金屬化合物，氮化鈦，氮化鉈，鎢的搭配來(lái)實(shí)現(xiàn)，當(dāng)然也不排除未來(lái)有更加容易控制的方案橫空出世給我們帶來(lái)驚喜。

在FINFET器件中，依靠之前在平面器件的溝道中注入雜質(zhì)來(lái)進(jìn)行特性調(diào)制的方案已經(jīng)不再適用，或者說(shuō)作用相當(dāng)有限。在源區(qū)和漏區(qū)有源區(qū)域進(jìn)行外延生長(zhǎng)，利用應(yīng)力工程，提升溝道中載流子的mobility是一個(gè)目前主流而且有效的手段。但是對(duì)外延的形貌和質(zhì)量提出了挑戰(zhàn)，分為3個(gè)階段 seedbulk和gap，濃度從下往上變濃，呈現(xiàn)碗狀，是為了更大的和后續(xù)的金屬硅化物接觸，以期降低接觸電阻。

二、中段

在中段流程中，隨著半導(dǎo)體器件尺寸日益縮小，器件接觸電阻（contact resistance）在Rsd（源到漏電阻）占得比重越來(lái)越大，因此silicide的低電阻率顯得尤為重要。而在源漏區(qū)面積有限的情況下，contact深寬比越來(lái)越大，對(duì)金屬PVD工藝的控制能力也提出了高要求。以Tisilicide 為例，100A左右，TiN10A左右，原子級(jí)別能力的PVD設(shè)備越來(lái)越成為必要。

三、后段

在后段流程中，面對(duì)我們對(duì)器件越來(lái)越高的速度要求，工作延遲時(shí)間要求變小，而后段介質(zhì)要求低K的材料，從富含氣泡疏松的填充材料甚至到air-gap，同時(shí)又要求滿足機(jī)械強(qiáng)度，可靠性。

四、總結(jié)

即便面對(duì)許多挑戰(zhàn)，F(xiàn)INFET 的發(fā)展必將是大勢(shì)所趨。目前所面臨的工藝瓶頸也都有著解決方案，或者解決方向，這需要設(shè)備商和工藝從業(yè)人員的密切合作和信息共享，我們相信未來(lái)FINFET終將帶給產(chǎn)品性能巨大的提升。