基于電導(dǎo)線性技術(shù)的高線性折疊CMOS LNA

霍煒, 李彥鋒

(1.西安工程大學(xué) 計算機科學(xué)學(xué)院， 西安 710048； 2.西安藍(lán)海本立信息科技有限公司， 西安 710077)

0 引言

隨著CMOS工藝的快速發(fā)展，為了使電路取得越來越低的功耗，最直接有效的方法便是降低供電電壓[1]。然而，在射頻和模擬電路的關(guān)鍵模塊中，例如低噪聲放大器(LNA)和功率放大器，由于它們具有嚴(yán)格的性能標(biāo)準(zhǔn)，通過降低供電電壓來達(dá)到降低功耗的目的變得很難實現(xiàn)，并且很難在較低供電電壓下，實現(xiàn)較優(yōu)的線性度。

引起共源放大器非線性的主要因素來自于跨導(dǎo)的非線性[2-4]，然而，在較低的電壓下，漏極電導(dǎo)非線性也逐漸開始對其造成影響，因而，在低電壓LNA設(shè)計中，需要同時對漏極電導(dǎo)非線性和跨導(dǎo)非線性進行優(yōu)化。為了降低跨導(dǎo)的非線性，我們采用多柵晶體管技術(shù)，該技術(shù)通過對輔晶體管(AT)的尺寸和偏置進行合理選擇，來線性化主晶體管(MT)的跨導(dǎo)[5-7]。而且，通過LC折疊共源共柵結(jié)構(gòu)的采用，得到較高的漏極電導(dǎo)線性度。

本文中，首先討論了低電壓LNA的設(shè)計方法，然后，基于分析結(jié)論，為了在低工作電壓下，提高LNA的輸入三階截止點(IIP3)，我們建議采用LC折疊共源共柵結(jié)構(gòu)，利用多柵晶體管技術(shù)。LC折疊共源共柵結(jié)構(gòu)的采用，可在低工作電壓下，利用多柵晶體管技術(shù)。并且，該結(jié)構(gòu)減少了諧波反饋分量，確保了較高的漏極電導(dǎo)線性度。最終，本文設(shè)計了一款工作于極低工作電壓下的，具有較優(yōu)性能的LNA。

1 考慮線性度的低電壓LNA設(shè)計

基于泰勒級數(shù)展開，共源晶體管結(jié)構(gòu)下晶體管的漏極電流可表示為式(1)[8]。

(1)

其中式(2)。

(2)

上式中，gmx為n階跨導(dǎo)非線性系數(shù)，gdx為n階漏極電導(dǎo)非線性系數(shù)，gdmx為n階交調(diào)系數(shù)，RL為負(fù)載阻抗，vgs為晶體管柵源極間電壓，vds為晶體管漏源極間電壓。包含有非線性特性的共源晶體管結(jié)構(gòu)的小信號等效電路，如圖1所示。

圖1 共源放大器的小信號等效電路

鑒于在典型MOSFET器件中，交調(diào)系數(shù)非常低，在等效電路中，忽略它的影響，并且，由于2階非線性系數(shù)(gm2，gd2)對IIP3的影響較小，因而在IIP3的計算中，也忽略它們的影響。

由圖1以及式(1)和(2)，可以推得三階截止點電壓VIP3可表示為式(3)。

(3)

由式(3)可見，VIP3不僅取決于三階跨導(dǎo)非線性gm3，也由三階漏極電導(dǎo)非線性gd3所決定，而在傳統(tǒng)的高電壓LNA設(shè)計中，通常忽略gd3的影響。gd3的仿真結(jié)果，如圖2所示。

圖2 gd3隨著漏源極間電壓變化的仿真結(jié)果

隨著電壓的變小，gd3逐漸增大，例如，0.6 V漏源極間電壓下的gd3約是1.2 V下的10倍大小。因此，在低電壓LNA設(shè)計中，可以采用以下的研究思路：首先，盡可能地增加漏源極間電壓，這樣可得到較高的電導(dǎo)線性度。然后，由于輸出端口處的漏極電導(dǎo)非線性正比例于1/{gd3RL(1/RL+gd1)4}[8]，因而，在考慮線性度的問題上，使用較低的負(fù)載阻抗RL更好些，但是較低的RL，會導(dǎo)致電路的增益較低，然而，如果采用電流緩沖器結(jié)構(gòu)，如圖3所示。

(a) 共源共柵

(b) 折疊共源共柵

例如圖3(a)所示的共源共柵結(jié)構(gòu)，可以在不降低RL的前提下，降低M1的負(fù)載阻抗，進而實現(xiàn)較優(yōu)的線性度和增益，因而，共源共柵結(jié)構(gòu)可以優(yōu)化M1的漏極電導(dǎo)線性度，然而，該結(jié)構(gòu)降低了晶體管M1的漏源極間電壓，限制了漏極電導(dǎo)線性度的最優(yōu)化，這種問題在低電壓工作模式下尤其嚴(yán)重?？紤]到共源共柵結(jié)構(gòu)的限制，可以采用圖3(b)所示的折疊共源共柵結(jié)構(gòu)，此結(jié)構(gòu)可以將晶體管M3的漏源極間電壓設(shè)置到較高的數(shù)值。并且，由于晶體管M4的跨導(dǎo)gm可以表示為式(4)所示的形式，因此可以通過增加M4晶體管漏極電流ID的方法，來降低M4的輸入阻抗(=1/gm)，進而補償M3的漏極電導(dǎo)非線性。而在共源共柵結(jié)構(gòu)當(dāng)中，由于晶體管M1和M2共用相等的漏極電流，限制了M2輸入阻抗的可調(diào)度。折疊共源共柵結(jié)構(gòu)可以自由地調(diào)節(jié)晶體管的尺寸和電流，因而可以采用較低的M4輸入阻抗優(yōu)化M3漏極電導(dǎo)的非線性。如式(4)。

(4)

上式中，μn為電子的表面有效遷移率，Cox為單位面積柵氧化層電容，ID為漏極電流，W和L分別為晶體管的溝道寬度和長度。

2 提出的LNA電路設(shè)計與測試

導(dǎo)致共源放大器三階非線性的主要因素來源于gm3和gd3，可以采用多柵晶體管技術(shù)降低gm3，采用折疊共源共柵結(jié)構(gòu)，在較低的輸入阻抗下優(yōu)化gd3，并且，LC折疊共源共柵結(jié)構(gòu)也可以抵消二階諧波分量，進一步優(yōu)化電路線性度[4][7]。

本文所提出的LNA電路，如圖4所示。

圖4 提出的LNA電路

M3和M4為共源晶體管，其中M3為主晶體管，M4為輔晶體管。M5為共柵晶體管，M1、M2和M6為偏置晶體管。電容Cdd為脫敏電容，用于降低晶體管柵源極間的二階諧波分量對三階互調(diào)失真的影響，并且也可以降低柵極噪聲對電路噪聲系數(shù)的貢獻(xiàn)[7]。L2和C2構(gòu)成LC諧振器，諧振頻率為900 MHz，即為本文所設(shè)計電路的工作頻率，LC諧振器在諧振頻率下具有最大的阻抗，而在其它頻率下的阻抗較低，通過LC諧振器的引入實現(xiàn)降低諧波反饋分量的目的。LC折疊共源共柵結(jié)構(gòu)不僅可以保持較高的漏源極間電壓，而且可以降低諧波反饋分量，是低電壓LNA電路設(shè)計的首選結(jié)構(gòu)。

所提出LNA的芯片照片，如圖5所示。

圖5 提出的LNA顯微鏡照片

該芯片基于TSMC 0.13 μm CMOS工藝制造，大小為900 μm×680 μm。芯片在0.6 V電壓供電下，消耗了1.26 mW的功耗。輔晶體管偏置于0.23 V下，電路在900 MHz工作頻率下的IIP3測試結(jié)果，如圖6所示。

圖6 IIP3隨著輸入功率變化的測試結(jié)果

IIP3取得了3.8 dBm的較高值。IIP3隨著輔晶體管偏置變化的測試結(jié)果，如圖7所示。

圖7 IIP3隨著輔晶體管偏置變化的測試結(jié)果

可見IIP3在較寬的偏置范圍0.2 V～0.3 V下都具有較優(yōu)的線性度。IIP3隨著溫度變化的仿真結(jié)果，如圖8所示。

圖8 IIP3隨著溫度變化的仿真結(jié)果

其中將輔晶體管偏置于最優(yōu)狀態(tài)下，由輔晶體管開啟和關(guān)閉的兩種狀態(tài)對比可見，雖然溫度發(fā)生了較大的變化，輔晶體管在開啟狀態(tài)下仍能夠取得較高的數(shù)值。S參數(shù)和噪聲系數(shù)NF的測試結(jié)果，在900 MHz的工作頻率下，增益S21為15 dB，噪聲系數(shù)NF為1.74 dB，并且輸入輸出反射系數(shù)良好，如圖9和圖10所示。

圖9 S參數(shù)測試結(jié)果

圖10 噪聲系數(shù)測試結(jié)果

在不大于1 V電壓工作下的LNA[9-11]，由于技術(shù)采用得比較合理，本文所提出的LNA在較低的功耗下取得了較優(yōu)的線性度性能、較優(yōu)的增益和噪聲系數(shù)特性。如表1所示。

表1 低電壓LNA比較結(jié)果

為了便于比較，采用式(5)所示的優(yōu)值FOM表達(dá)式進行對比[12]。本文設(shè)計的LNA取得了最高的FOM值，綜合性能最優(yōu)如式(5)。

(5)

式中，PD為電路所消耗的功耗。

3 總結(jié)

本文研究了工作于低電壓下高線性度LNA的設(shè)計策略，基于該研究結(jié)論，提出了采用多柵晶體管技術(shù)和LC折疊共源共柵結(jié)構(gòu)同時對跨導(dǎo)以及漏極電導(dǎo)進行線性化。LC折疊共源共柵結(jié)構(gòu)可為主晶體管和輔晶體管提供較高的漏源極間電壓，降低了漏極電導(dǎo)非線性對LNA的影響，而且降低了諧波反饋分量，提高了電路線性度。流片實現(xiàn)的LNA在0.6 V電壓供電，1.26 mW的功耗消耗下，取得了3.8 dBm的IIP3，15 dB的增益以及1.74 dB的噪聲系數(shù)。