內(nèi)嵌PMOS的高維持電壓LVTSCR設(shè)計

陳磊 李浩亮 劉志偉 劉俊杰 楊波

摘? 要： LVTSCR器件結(jié)構(gòu)相對于普通SCR具有低電壓觸發(fā)特性而被廣泛用于集成電路的片上靜電放電（ESD）防護中。但是在ESD事件來臨時，其維持電壓過低易發(fā)生閂鎖（latch?up）效應(yīng)致使器件無法正常關(guān)斷。為改進LVTSCR這一缺陷，提出了一種內(nèi)嵌PMOS的高維持電壓LVTSCR結(jié)構(gòu)，即Embedded PMOS LVTSCR（EP?LVTSCR）。該結(jié)構(gòu)基于內(nèi)嵌PMOS組成的分流通路抽取阱內(nèi)載流子，抑制寄生晶體管PNP與NPN正反饋效應(yīng)，來提高器件抗閂鎖能力;通過Sentaurus TCAD 仿真軟件模擬0.18 μm CMOS工藝，驗證器件的電流電壓（I?V）特性。實驗結(jié)果表明，與傳統(tǒng)LVTSCR相比較，EP?LVTSCR的維持電壓從2.01 V提升至4.50 V，觸發(fā)電壓從8.54 V降低到7.87 V。該器件具有良好的電壓鉗位特性，適用于3.3 V電源電路芯片上靜電防護應(yīng)用。

關(guān)鍵詞： LVTSCR; 靜電放電; 閂鎖效應(yīng); 維持電壓; EP?LVTSCR; 分流

中圖分類號： TN432?34? ? ? ? ? ? ? ?文獻標識碼： A? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文章編號： 1004?373X（2019）16?0049?04

0? 引? 言

隨著集成電路制造工藝的尺寸不斷縮小，氧化絕緣層越來越薄以及電路復(fù)雜性的提升，芯片遭受ESD現(xiàn)象日益嚴重[1]。通常靜電防護芯片應(yīng)符合ESD設(shè)計窗口要求：一是防護器件的觸發(fā)電壓必須小于內(nèi)部電路柵氧層的擊穿電壓;二是防護器件的維持電壓必須大于電源工作電壓，避免發(fā)生閂鎖效應(yīng)[2]。在眾多防護芯片當中，可控硅（SCR）因具有單位面積最高的魯棒性而被廣泛應(yīng)用[3?4]。由于其本身固有的缺點從而提出了LVTSCR器件結(jié)構(gòu)，雖然LVTSCR具有低電壓觸發(fā)特性，但依舊沒有解決SCR易發(fā)生閂鎖的問題[5?6]。

當前，國內(nèi)外已有的提高防護器件維持電壓的方法有：一是提高器件的觸發(fā)電流來實現(xiàn)閂鎖免疫的目的，如文獻[7]，但是這種結(jié)構(gòu)需要外在GGNMOS器件和分流電阻輔助SCR觸發(fā);二是提高防護器件的維持電壓，通過拉長器件的關(guān)鍵尺寸，增加寄生晶體管NPN和PNP的基區(qū)寬度或是采用多個防護器件堆疊的結(jié)構(gòu)來提高器件的維持電壓[8?9]。但這兩種方法會嚴重浪費硅片面積，削弱了器件單位面積的防護效率。文獻[10]采用N阱和P阱當中嵌入一個N型層來提高器件的維持電壓。但這種方法需要特殊的工藝，增加了器件的設(shè)計成本。

為有效提高器件的維持電壓，本文提出了一種新型SCR防護器件結(jié)構(gòu)。設(shè)計核心思路是器件的SCR路徑觸發(fā)開啟后，PMOS管和NMOS管寄生的晶體管NPN組成的表面分流路徑也同時開啟。通過這條額外的路徑，能夠有效抑制阱中SCR路徑的正反饋效應(yīng)，降低電流增益[β]，避免器件發(fā)生閂鎖效應(yīng)。通過Sentaurus TCAD仿真的運用，對新型器件的工作原理進行分析和驗證，基于對MOS管分流路徑的優(yōu)化，EP?LVTSCR能夠適用于3.3 V電源電路的芯片防護當中。

1? 器件的ESD工作機理

1.1 傳統(tǒng)LVTSCR的工作機理

如圖1所示，傳統(tǒng)N?LVTSCR器件是在SCR的基礎(chǔ)上嵌入了一個NMOS管，其中NMOS的漏極跨接在P?Well與N?Well上，柵極與源極連接陰極。

當正向應(yīng)力發(fā)生在陽極時，隨著電壓的增大，相對于SCR器件依靠雙阱發(fā)生雪崩擊穿，由于N?LVTSCR漏端的摻雜濃度和漏端邊緣處與柵極形成的附加電場，N?LVTSCR所需要達到雪崩擊穿的壓降會小于SCR器件。在N?LVTSCR的漏端發(fā)生雪崩擊穿后，勢壘區(qū)會隨之產(chǎn)生大量的電子空穴對。電子從N?Well流入到陽極N+區(qū)，同時空穴從P?Well流入到陰極P+區(qū)，當電子電流和空穴電流在阱中產(chǎn)生的壓降達到0.7 V時，寄生晶體管NPN和PNP開始導(dǎo)通。此時SCR開啟，形成一個PNPN通路。

由于NPN晶體管的基極是PNP晶體管的集電極，PNP晶體管的基極是NPN晶體管的集電極，SCR路徑建立了一個雙重注入的正反饋體系，加劇了電導(dǎo)調(diào)制效應(yīng)，導(dǎo)致N?LVTSCR工作在Snap?back區(qū)域并產(chǎn)生一個深回滯點（一般為2 V左右），因此傳統(tǒng)N?LVTSCR器件容易遭受閂鎖效應(yīng)的風(fēng)險，無法滿足正常電路防護要求。

1.2 EP?LVTSCR的設(shè)計思路

新型器件EP?LVTSCR的結(jié)構(gòu)是在N?LVTSCR的N?Well上嵌入了一個PMOS管，PMOS管的柵極連接到陰極，漏極與NMOS的漏極用導(dǎo)線相互連接，EP?LVTSCR的剖面圖如圖2所示，等效電路圖如圖3所示。當器件的SCR路徑開始導(dǎo)通后，電流走向為兩條并聯(lián)的路徑：陽極P+/N?Well/P?Well/陰極N+（SCR路徑）和陽極P+/N?Well/P+/N+/P?Well/陰極N+（表面分流路徑）。為促使器件SCR路徑開啟并產(chǎn)生回滯狀態(tài)需要滿足：

[β·（M-1）≥1] （1）

式中：[β]表示寄生晶體管的電流增益;[M]表示雪崩倍增因子[11]。根據(jù)第1.1節(jié)分析LVTSCR工作機理可知，器件的維持電壓由雙阱中載流子濃度決定，通過表面分流路徑可以抽取寄生晶體管發(fā)射極注入阱內(nèi)的載流子數(shù)量，降低寄生晶體管NPN與PNP的[β]增益。由式（1）可知[β]降低，為保持SCR的回滯狀態(tài)，雪崩倍增因子[M]便會提高，來碰撞電離出大量電子空穴對，彌補阱中被抽取載流子的數(shù)量。而提高雪崩倍增因子[M]需要更高電壓加在反偏勢壘區(qū)來增加碰撞電離率。該機理說明了EP?LVTSCR通過表面分流路徑提高維持電壓的可行性。

2? TCAD仿真測試與機理驗證

為得到器件的ESD防護性能，本文采用Sentaurus TCAD模擬0.18 μm CMOS工藝進行器件的ESD仿真，使用的物理模型包含有帶隙變窄模型、雪崩模型、SRH復(fù)合模型和俄歇復(fù)合模型等。N?LVTSCR和EP?LVTSCR器件的橫向尺寸參數(shù)如表1所示，面積大小相同。

通過仿真模擬TLP脈沖測試得到傳統(tǒng)N?LVTSCR和EP?LVTSCR的I?V曲線特性如圖4所示。傳統(tǒng)N?LVTSCR的觸發(fā)電壓為8.54 V，維持電壓為1.98 V，EP?LVTSCR的觸發(fā)電壓為7.87 V，維持電壓為4.50 V。仿真結(jié)果表明，表面分流路徑具有提高維持電壓的作用，新型N?LVTSCR器件相對于傳統(tǒng)N?LVTSCR器件的維持電壓提高了2.5 V，能有效防護3.3 V電源電路的芯片。

為了探究新型器件觸發(fā)降低的原因并驗證分流路徑提高維持電壓的機理。本文分別對EP?LVTSCR和N?LVTSCR觸發(fā)時和回滯完成時電流和電場進行仿真分析，如圖5和圖6所示。圖5顯示了EP?LVTSCR和N?LVTSCR器件觸發(fā)時電流密度圖。圖5b）EP?LVTSCR顯示了N?Well里大部分電流流入PMOS管的漏端。

由圖5可知，N?LVTSCR觸發(fā)時電流走反偏PN結(jié)路徑（N+/N?Well/N+/P?Well/P+），而EP?LVTSCR觸發(fā)時大部分電流走PMOS抽流路徑（P+/N?Well/P+/N+/P?Well /P+）。由于PMOS抽流路徑的等效寄生電阻小于反偏PN結(jié)路徑，所以對比N?LVTSCR和EP?LVTSCR的觸發(fā)路徑能夠進一步降低觸發(fā)電壓。

圖6顯示了N?LVTSCR和EP?LVTSCR器件回滯完成時的電流密度和電場分布情況。從圖6a）和圖6b）可以看出，EP?LVTSCR的N?Well內(nèi)電流密度相對于N?LVTSCR的有所減少，PMOS的溝道有大量的電流流入漏端。在回滯期間，EP?LVTSCR有兩條電流導(dǎo)通路徑。圖c）和圖d）是器件回滯完成時的橫向電場分布，對比N?LVTSCR的電場分布，EP?LVTSCR的反偏結(jié)（N?Well與P?Well）電場明顯增強。由于電流密度的減少，反偏結(jié)的空間電荷區(qū)形成了更高的內(nèi)建電場，從而提高了EP?LVTSCR的維持電壓。通過圖6器件回滯完成時電流、電場仿真結(jié)果驗證了第1.2節(jié)對EP?LVTSCR的維持電壓機理的分析。

3? 器件抗閂鎖優(yōu)化與分析

因為晶體管的[β]增益受發(fā)射結(jié)的注入效率所影響，降低發(fā)射效率能提高器件的維持電壓，發(fā)射效率公式如下：

[γ=1-DeWbNbDbWeNe] （2）

式中：De，Db為晶體管發(fā)射極和基極的擴散系數(shù);Wb和We為基極寬度與發(fā)射極寬度;Nb和Ne為基極與發(fā)射極的摻雜濃度[12]。由式（2）可知，增加晶體管的基區(qū)寬度，可以降低發(fā)射效率，電流增益也會隨之降低，器件的維持電壓則會提高。所以調(diào)節(jié)EP?LVTSCR的D8尺寸為1.5 μm，2.6 μm，4.2 μm，相應(yīng)N?LVTSCR的D9尺寸為3.3 μm，4.4 μm，6.0 μm時，得到器件關(guān)鍵尺寸對維持電壓的影響如表2所示。N?LVTSCR的維持電壓分別為1.98 V，2.11 V，2.27 V，EP?LVTSCR的維持電壓分別為4.50 V，4.84 V，5.17 V。

結(jié)果表明，當D8尺寸拉長時不僅增加寄生晶體管PNP的基區(qū)寬度來提高器件的維持電壓，更主要的是由式（1）得出，阱內(nèi)[β]增益的降低，會加強表面分流路徑流效果，從而進一步提高器件的維持電壓。

4? 結(jié)? 論

可控硅（SCR）作為ESD防護器件存在維持電壓過低的缺陷，為此本文提出了一種基于N?LVTSCR的新型器件結(jié)構(gòu)。本文通過表面分流路徑，抽取阱內(nèi)載流子濃度，減弱寄生晶體管的電流增益，增強反偏PN結(jié)內(nèi)電場，來提高器件的維持電壓，TCAD仿真結(jié)果表明，在器件遭受ESD應(yīng)力下，EP?LVTSCR的維持電壓為4.50 V，相對于傳統(tǒng)N?LVTSCR器件維持電壓（1.98 V）有著顯著的提升。針對ESD設(shè)計窗口要求維持電壓留有10%～20%的安全裕量，EP?LVTSCR器件結(jié)構(gòu)能夠有效解決0.18 μm CMOS 3.3 V電源電路閂鎖效應(yīng)問題。

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（上接第52頁）

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