非均勻多載波信道分路技術(shù)的FPGA設(shè)計(jì)方法

李 輝，岳 田

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

0 引言

數(shù)字信道分路技術(shù)是目前軟件無(wú)線電及衛(wèi)星通信領(lǐng)域研究的熱點(diǎn)，歐洲的EuroSkyWay及美國(guó)的WGS[1]等系統(tǒng)采用的關(guān)鍵技術(shù)都是基于數(shù)字信道分路。數(shù)字信道分路大體可以分為均勻和非均勻2種信道分路方式[2]，采用基于多相濾波器組的均勻信道分路方法只能實(shí)現(xiàn)多路相同符號(hào)速率、相同間隔的均勻信號(hào)分路[3]，具有處理路數(shù)多，實(shí)現(xiàn)復(fù)雜度低，降低中心站解調(diào)器成本等優(yōu)點(diǎn)，但應(yīng)用具有局限性，對(duì)于某些系統(tǒng)應(yīng)用的場(chǎng)合適應(yīng)性較差。而采用基于完全重構(gòu)調(diào)制濾波器組[4]的非均勻信道化技術(shù)，通過(guò)分析和綜合等數(shù)字處理可在一定帶寬內(nèi)實(shí)現(xiàn)多路不同符號(hào)速率、任意頻點(diǎn)的非均勻信號(hào)的靈活重構(gòu)，增加交換結(jié)構(gòu)，還支持衛(wèi)星柔性轉(zhuǎn)發(fā)器設(shè)計(jì)[5-6]。本文基于完全重構(gòu)調(diào)制濾波器組的信道化技術(shù)，提出一種非均勻多載波數(shù)字信道化分路的FPGA設(shè)計(jì)方法，采用資源復(fù)用及模塊化設(shè)計(jì)，結(jié)合解調(diào)可實(shí)現(xiàn)非均勻多載波整體解調(diào)器，將其應(yīng)用于大容量衛(wèi)星通信系統(tǒng)的中心站，能夠使系統(tǒng)處理組網(wǎng)方式更加靈活，處理能力更強(qiáng)，并兼容均勻多載波整體解調(diào)[7]的功能。

1 基于調(diào)制濾波器組的非均勻信道化技術(shù)理論推導(dǎo)

對(duì)于調(diào)制濾波器組而言，有2種典型形式：DFT調(diào)制濾波器組和余弦調(diào)制濾波器組[8]，二者均可以通過(guò)設(shè)計(jì)實(shí)系數(shù)的原型濾波器經(jīng)調(diào)制獲得，文獻(xiàn)[9-10]對(duì)此進(jìn)行了詳細(xì)描述。經(jīng)過(guò)推導(dǎo)余弦調(diào)制濾波器組可以轉(zhuǎn)化為DFT調(diào)制濾波器組的形式[11]。若一個(gè)原型濾波器可以使其對(duì)應(yīng)的余弦調(diào)制濾波器組滿足完全重構(gòu)條件，則同樣可以作為一個(gè)DFT調(diào)制濾波器組的原型濾波器使之滿足完全重構(gòu)條件。以下采用DFT調(diào)制濾波器組結(jié)構(gòu)，假設(shè)原型濾波器h(n)的系數(shù)長(zhǎng)度為2mM(m為正整數(shù))，濾波器組的子信道數(shù)為2M，則對(duì)應(yīng)分析部分濾波器Hk(z)和綜合部分濾波器Fk(z)可表示為[12]：

令多相成分為：

則上式可以寫(xiě)成：

圖1 完全重構(gòu)DFT濾波器組的多相結(jié)構(gòu)

分析濾波器組將[0～2π]等分成2M份，由于子帶信號(hào)的帶寬和頻帶位置分布各不相同，因此，每個(gè)子帶信號(hào)可能占據(jù)分析濾波器組的不同數(shù)量的子信道。

圖2 完全重構(gòu)調(diào)制濾波器組的優(yōu)化結(jié)構(gòu)

2 非均勻多載波信道分路FPGA設(shè)計(jì)

根據(jù)完全重構(gòu)調(diào)制濾波器組的優(yōu)化實(shí)現(xiàn)結(jié)構(gòu)提出一種非均勻多載波信道分路的FPGA設(shè)計(jì)方法。非均勻信道分路模塊包括分析和綜合2個(gè)部分，其中分析部分有分析濾波器和IFFT模塊，綜合部分有綜合FFT模塊、綜合濾波器模塊以及上采樣模塊。

2.1 分析部分設(shè)計(jì)

分析濾波器模塊可由圖3中多組雙端口RAM串行實(shí)現(xiàn)，例化深度為N/2×M，寫(xiě)入時(shí)鐘為采樣鐘fs，讀出為高倍工作時(shí)鐘fw，其中fw>2fs。由于分析濾波器每組M個(gè)系數(shù)中實(shí)際有效系數(shù)為M個(gè)，其余為零，故采用高倍工作時(shí)鐘復(fù)用后，每隔一組RAM讀出一個(gè)數(shù)據(jù)分別與對(duì)應(yīng)系數(shù)做乘法運(yùn)算，這樣共有M組乘法器，每組N/2個(gè)數(shù)據(jù)共用一個(gè)乘法器，節(jié)省了大量的乘法器資源。分析濾波器模塊具體實(shí)現(xiàn)如下所述：數(shù)據(jù)在采樣鐘fs下順序?qū)懭隦AM1 中的0～N/2-1地址后，原來(lái)RAM1中的N個(gè)數(shù)據(jù)依次推入下一組RAM2的0～N/2-1地址中，其他RAM寫(xiě)入數(shù)據(jù)以此類推，每完成一組N個(gè)數(shù)據(jù)寫(xiě)入后，從每隔一組RAM塊的0～N/2-1地址中讀出一個(gè)數(shù)據(jù)并與相應(yīng)濾波器系數(shù)相乘相加完成濾波過(guò)程，讀完數(shù)據(jù)后等待下一組N/2個(gè)數(shù)據(jù)寫(xiě)入。為了使在N/2/fs時(shí)間內(nèi)完成N點(diǎn)的IFFT運(yùn)算，還需要將前段時(shí)間內(nèi)讀出的N/2個(gè)數(shù)據(jù)緩存到后一時(shí)間段內(nèi)，與后一段讀出的N/2個(gè)數(shù)據(jù)合并成N個(gè)數(shù)據(jù)進(jìn)行IFFT運(yùn)算。

圖3 分析濾波器模塊的實(shí)現(xiàn)結(jié)構(gòu)

2.2 綜合部分設(shè)計(jì)

綜合FFT處理模塊由乒乓緩存RAM、子帶選擇模塊、速率變換模塊、可變多點(diǎn)FFT運(yùn)算模塊以及蝶形運(yùn)算模塊組成，如圖4所示。

圖4 綜合FFT處理模塊組成

先將N點(diǎn)IFFT數(shù)據(jù)進(jìn)行乒乓緩存，根據(jù)各載波起止子帶號(hào)和載波速率等參數(shù)，并按照起始子帶號(hào)由小到大的順序?qū)⒏鬏d波參數(shù)排列，根據(jù)起止信道號(hào)從乒乓緩存后的N個(gè)子信道中提取出各載波子信道數(shù)據(jù)，之后依據(jù)各載波占用子信道長(zhǎng)度和起始子信道號(hào)進(jìn)行數(shù)據(jù)速率變換，變換后的數(shù)據(jù)乒乓緩存在RAM中；然后對(duì)各載波符號(hào)速率分別完成不同長(zhǎng)度Ni的FFT處理，F(xiàn)FT支持可變多點(diǎn)的FFT計(jì)算，同時(shí)為了節(jié)省處理時(shí)間、處理更多路數(shù)，對(duì)于長(zhǎng)度較長(zhǎng)的FFT點(diǎn)數(shù)計(jì)算采用分解為兩段或四段的FFT的蝶形運(yùn)算來(lái)實(shí)現(xiàn)。經(jīng)過(guò)速率變換后數(shù)據(jù)速率可以降低至4倍符號(hào)速率。

綜合濾波器處理模塊結(jié)構(gòu)如圖5所示。利用雙端口RAM實(shí)現(xiàn)，深度最大數(shù)據(jù)長(zhǎng)度為N，寬度為M/2×Q比特，每M個(gè)數(shù)據(jù)ci循環(huán)存儲(chǔ)在同一個(gè)RAM地址中，需要注意的是綜合濾波器系數(shù)相隔一列都為零，因此只需要間隔存儲(chǔ)一組數(shù)據(jù)，每隔M組數(shù)據(jù)ci分別與對(duì)應(yīng)的綜合濾波器系數(shù)相乘相加并輸出，不同數(shù)據(jù)長(zhǎng)度對(duì)應(yīng)的系數(shù)可由最長(zhǎng)N點(diǎn)系數(shù)抽取得到，同時(shí)每隔M組數(shù)據(jù)每一個(gè)RAM存儲(chǔ)單元內(nèi)的數(shù)據(jù)循環(huán)更新一次。其中每M個(gè)數(shù)據(jù)循環(huán)存儲(chǔ)在同一個(gè)RAM地址中，不同數(shù)據(jù)長(zhǎng)度對(duì)應(yīng)的系數(shù)可由最長(zhǎng)N點(diǎn)的系數(shù)抽取得到，Q為量化比特?cái)?shù)，ci(i=1，2，3，…，M)為寫(xiě)入數(shù)據(jù)。

圖5 綜合濾波器模塊結(jié)構(gòu)

綜合濾波之后為上采樣模塊，因?qū)崿F(xiàn)結(jié)構(gòu)簡(jiǎn)單，在此不做詳述。

3 硬件實(shí)現(xiàn)

按照以上非均勻多載波信道分路技術(shù)的FPGA設(shè)計(jì)方法，在Intel公司的Arria V系列的FPGA芯片上實(shí)現(xiàn)非均勻信道分路功能，最大處理工作時(shí)鐘為150 MHz，能夠?qū)崿F(xiàn)一定帶寬內(nèi)、多達(dá)幾十條載波速率為32 ksps～16 Msps任意排列的混合信號(hào)的重構(gòu)。FPGA占用資源如表1所示。從表1可以看出，關(guān)鍵的邏輯資源、乘法器模塊(DSP)及存儲(chǔ)資源的使用均約占整個(gè)芯片資源的1/3左右，采用單個(gè)150 MHz時(shí)鐘作為工作時(shí)鐘，易于工程實(shí)現(xiàn)。

表1 FPGA主要資源占用情況

資源名稱占用數(shù)量/個(gè)FPGA資源/個(gè)占用百分比/%Logic utilization31 018.5136 88022M10K6341 72636DSP3611 04534

將該信道分路應(yīng)用于非均勻多載波整體解調(diào)實(shí)測(cè)結(jié)果為：對(duì)32路低速非均勻突發(fā)信號(hào)同時(shí)整體解調(diào)時(shí)，在Eb/N0大約為4.5 dB，采用QPSK調(diào)制、1/2LDPC編碼時(shí)誤碼率可以達(dá)到1×10-6，滿足工程應(yīng)用。

4 結(jié)束語(yǔ)

提出的非均勻多載波信道分路技術(shù)的FPGA設(shè)計(jì)方法易于工程實(shí)現(xiàn)，已經(jīng)應(yīng)用于信道轉(zhuǎn)發(fā)、多載波整體解調(diào)等諸多項(xiàng)目中，從而證明這種非均勻多載波信道分路技術(shù)的FPGA設(shè)計(jì)方法的實(shí)現(xiàn)可行性，能夠滿足系統(tǒng)要求的傳輸性能。相對(duì)于均勻多載波信道分路技術(shù)的局限性，該技術(shù)能夠更好地適應(yīng)未來(lái)大容量方向的發(fā)展，應(yīng)用場(chǎng)景也更加寬廣。

在實(shí)現(xiàn)過(guò)程中，發(fā)現(xiàn)當(dāng)載波速率跨度較大時(shí)，該方法需要對(duì)不同的載波速率分段并行處理才能完成全部載波分路，F(xiàn)PGA的硬件資源占用將增加，針對(duì)這一問(wèn)題，在后續(xù)的工程化應(yīng)用中需要進(jìn)一步深入研究。