基于寬帶DAC的雷達信號模擬器信號產(chǎn)生設(shè)計

王思遠,江友平

(中國船舶重工集團公司第七二三研究所, 江蘇 揚州 225101)

0 引 言

隨著電子技術(shù)的發(fā)展,現(xiàn)代戰(zhàn)爭對雷達系統(tǒng)提出了越來越高的性能要求。在雷達的研制過程中，如何去檢驗和測試雷達的性能是一個關(guān)鍵問題。越來越多的雷達系統(tǒng)采用雷達信號模擬器去測試雷達性能。相比于外場實測來說，雷達信號模擬器檢測具有經(jīng)濟、便捷等優(yōu)勢，從而成為了雷達性能測試的主要選擇。

現(xiàn)代雷達系統(tǒng)要求雷達信號模擬器不僅能做到頻帶更寬、穩(wěn)定性更好、波形及頻率跳變速度更快，并且能根據(jù)數(shù)學(xué)模型產(chǎn)生各種雷達波形信號、干擾信號以及通信信號。傳統(tǒng)的雷達信號模擬器一般采用專用DDS集成芯片來產(chǎn)生信號已不能滿足現(xiàn)代雷達系統(tǒng)的需求。近年來，集成電子技術(shù)的發(fā)展使得現(xiàn)場可編程門陣列(FPGA)的性能得到了極大的提高，可以利用FPGA 實現(xiàn)直接數(shù)字頻率合成(DDS)系統(tǒng)的數(shù)字部分。這使得采用FPGA內(nèi)嵌DDS核加寬帶DAC成為可能[1]。FPGA的強大運算能力可以提高跳變速度，并能產(chǎn)生各種波形。本文基于FPGA加寬帶DAC來進行軟硬件的設(shè)計，產(chǎn)生各種雷達波形調(diào)制信號，可以廣泛應(yīng)用于雷達信號模擬器的信號產(chǎn)生。

1 DDS的原理

DDS是通過奈奎斯特采樣定理實現(xiàn)頻率合成的技術(shù)。假設(shè)一個理想的正弦波為

S(t)=Acos(2πft+φ)

(1)

其中，A為振幅，f為頻率，φ為初始相位。在實際應(yīng)用中，一般只考慮相位變量Δφ，可表示為

Δφ(t)=2πft

(2)

對兩邊微分可以推出

dΔφ(t)/dt=2πf

(3)

所以

f=Δθ/2πΔt=ΔθFclk/2π

(4)

通過上式可以看出，在系統(tǒng)時鐘確定的情況下，輸出頻率f和相位增量Δθ為一一對應(yīng)關(guān)系，所以可以通過控制相位增量Δθ來控制頻率輸出。具體方式是通過改變頻率控制字 FTW(Frequency Control Words)來控制相位累加器的輸出相位增量。相位累加器位數(shù)越多，控制精度就越精確[2]。

本文采用32位的相位累加器進行設(shè)計。相位累加器輸出的相位碼進入正弦波形查找表。通過尋址得到的量化幅度字經(jīng)過DAC變?yōu)橄鄳?yīng)的階梯波，最后通過低通濾波器平滑后得到信號波形?；驹砣鐖D1所示。

2 信號產(chǎn)生模塊

2.1 寬帶DDS核

FPGA中的DDS核主要是實現(xiàn)相位累加器與幅度碼查找表的功能。單個DDS核的工作頻率理論最高值為550 MHz[3]，所產(chǎn)生的信號帶寬較窄，不能滿足現(xiàn)代雷達帶寬的需求。因此，本文采用多個DDS核合成的方法來解決這個問題。

假設(shè)有n個低速DDS核，它們的工作頻率同為xMHz，且每個DDS核之間的相位相差2πfΔT/n(f為所需頻率，ΔT為所需采樣間隔)。將他們按相位從小到大的順序進行排列(見圖2)，就可以構(gòu)成采樣頻率為nxMHz的寬帶DDS核[4]。

本文采用16個DDS核并行構(gòu)建一個2 GHz采樣率的寬帶DDS核模塊。該寬帶DDS核模塊由16個DDS核組成，工作頻率同為125 MHz，依次排序為1、2、3…16。每個核的相位增量控制字(PINC)和相位初始控制字(POFF)可以通過公式(5)和(6)算出。

(5)

其中，fout為需要輸出的頻率，精度為1 Hz；pout為需要輸出的相位，精度為1°；fclk為DDS核的工作頻率125 MHz；n為DDS 核在DDS核序列中的排序。

計算完成后，將PINC和POFF輸入相應(yīng)的DDS核。每個DDS核會輸出一組14位的正弦波數(shù)字序列。將16組數(shù)列按相應(yīng)的方式經(jīng)過寬帶DAC，經(jīng)平滑后得到相應(yīng)的輸出信號。

2.2 調(diào)頻信號的實現(xiàn)

任意波形的產(chǎn)生在FPGA內(nèi)實現(xiàn)。以線性調(diào)頻為例，線性調(diào)頻信號可以表示為

(7)

其中，f0為信號的起始頻率，T為掃頻周期，B為信號帶寬。

本文在FPGA內(nèi)部構(gòu)建一個ROM。ROM中存儲一個表長度為1 000個點、帶寬為1 M的線性調(diào)頻信號查找表。當需要產(chǎn)生線性調(diào)頻信號時，上位機將信號的中心頻率fm、帶寬B、脈寬pw、掃頻周期T等參數(shù)發(fā)送給FPGA。FPGA通過fm-B/2計算出線性調(diào)頻的初始頻率f0。根據(jù)脈寬與子碼寬度選擇表(見表1)，確定從1 000個點中選擇的點數(shù)，并將選出第1個點的頻率控制字送給寬帶DDS核，持續(xù)1個子碼寬度的時間。再將第2個點的頻率轉(zhuǎn)化為頻率控制字送給寬帶DDS核，同樣持續(xù)1個子碼寬度的時間(見圖3)。

表1 子碼寬度選擇表

這樣逐漸累加，直到完成這個掃頻周期。這樣就完成了1個周期的線性調(diào)頻信號，線性調(diào)頻流程(見圖4)。

非線性調(diào)頻的產(chǎn)生與線性調(diào)頻信號類似，不同之處在于ROM里存儲的是一個1 M的非線性調(diào)頻信號(如正弦波、三角波)。

2.3 相位編碼信號的實現(xiàn)

相位編碼信號是通過對載波的相位進行離散編碼得到的，一般分為只有0°、180°兩種相位的二相編碼和多種相位的多相編碼。

相位編碼信號實現(xiàn)方式與線性調(diào)頻類似，還是利用FPGA的ROM存儲1個相位查找表。以7位L碼舉例，存儲地址依次存放0°、180°、180°、0°、180°、0°、0°。上位機將中心頻率、子碼寬度、相位編碼類型以及調(diào)制周期發(fā)送給FPGA，F(xiàn)PGA通過選取存儲7位L碼的ROM，取出第1個地址存放的0°作為初相發(fā)送給寬帶DDS核，經(jīng)過1個子碼寬度的時間，取出第2個地址存儲的數(shù)據(jù)180°發(fā)送給寬帶DDS核，如此循環(huán)直至完成1個周期。

3 硬件實現(xiàn)

本文使用Xilinx公司Virtex6系列中的XC6VLX240T型號FPGA來實現(xiàn)控制部分以及DDS的數(shù)字部分，DAC則使用AD公司一款14位的高速高性能射頻DAC芯片AD9739。

由于AD9739通過LVDS雙通道輸入，而FPGA則具有多達數(shù)百個LVDS接口，所以二者可以實現(xiàn)直連。FPGA通過連接AD9739的SPI接口控制AD9739。2 GHz差分時鐘輸入AD9739的DACCLK接口作為工作時鐘。AD9739將2 GHz時鐘4分頻通過DCO輸出500 MHz的差分時鐘給FPGA。FPGA將500 MHz作為數(shù)據(jù)傳送模塊的串行時鐘，同時再將之4分頻作為DDS核的工作時鐘和輸出并串轉(zhuǎn)換器(Oserdes)模塊的并行時鐘。

數(shù)據(jù)傳輸時，F(xiàn)PGA將寬帶DDS核排序為奇數(shù)的8路輸出連接到數(shù)據(jù)傳送模塊1，排序為偶數(shù)的8路輸出連接到數(shù)據(jù)傳送模塊2。數(shù)據(jù)傳送模塊由Oserdes模塊組成。由于Oserdes只有6路輸入，所以構(gòu)建1個數(shù)據(jù)傳送模塊需1片主Oserdes和1片從Oserdes組成。數(shù)據(jù)傳送模塊將16路并行數(shù)據(jù)轉(zhuǎn)換成兩路奇偶的數(shù)據(jù)，分別發(fā)送到AD9739的DB0與DB1接口。

在產(chǎn)生數(shù)據(jù)的同時，按照同樣的邏輯產(chǎn)生1路隨路時鐘DCI。DCI的產(chǎn)生方式與數(shù)據(jù)產(chǎn)生方式一樣，以保證到達AD9739的傳輸延時相同。

AD9739接收數(shù)據(jù)后，通過數(shù)模轉(zhuǎn)換并經(jīng)低通濾波器平滑后得到所需要的信號波形。

圖5為硬件連接框圖。

4 測試與結(jié)果分析

利用信號源產(chǎn)生2 GHz的工作時鐘給AD9739測試所設(shè)計的方案。分別發(fā)送500 MHz的連續(xù)波信號、中心頻率為500 MHz的線性調(diào)頻信號、正弦波調(diào)頻信號、調(diào)相信號。用頻譜儀測試連續(xù)波信號，用信號分析儀測試各種調(diào)頻調(diào)相信號。測試結(jié)果如圖6～9所示。因本文主要完成的是調(diào)頻信號的產(chǎn)生，單點信號的質(zhì)量不作為重點，雜散≤-50 dB，諧波≤-60 dB。

5 結(jié)束語

本文設(shè)計了一種雷達模擬器波形信號產(chǎn)生方案。該方案是以FPGA為控制核心，同時與寬帶DAC相結(jié)合，實現(xiàn)了雷達信號模擬器中各種波形信號的產(chǎn)生。結(jié)果顯示，該方案能靈活地實現(xiàn)各種信號的產(chǎn)生。