數(shù)字預失真器OP6180在宏基站中的應用*

譚大倫，張 海

（杰創(chuàng)智能科技股份有限公司，廣東 廣州 510663）

0 引 言

隨著無線通信技術(shù)的飛速發(fā)展，3G/4G系統(tǒng)傳輸?shù)男盘柧哂袑掝l帶、高峰均比的特點。這對射頻功率放大器（Power Amplifier，PA）計提出了更高的要求。由于射頻功率放大器固有的非線性和記憶效應[1]，信號經(jīng)過放大后，不僅會產(chǎn)生嚴重的帶內(nèi)失真和帶外頻譜擴展，還會增大通信系統(tǒng)誤碼率，干擾鄰近信道。作為寬帶無線移動通信系統(tǒng)[2]中不可缺少的關(guān)鍵器件，線性化技術(shù)的實現(xiàn)既能保證功率放大器的高效率，又能滿足寬帶無線通信系統(tǒng)對其線性度的高要求。數(shù)字預失真作為最有效的射頻功率放大器線性化技術(shù)之一，憑借對消效果明顯、性能穩(wěn)定、處理信號頻帶寬、生產(chǎn)成本較低等優(yōu)勢，廣泛應用于無線通信系統(tǒng)基站中。

1 DPD系統(tǒng)硬件設計

整個數(shù)字預失真（Digital Pre-Distortion，DPD）信道單元采用模塊化的設計思想，硬件框圖如圖1所示，主要包括Doherty功放板[3]、DPD發(fā)射板（射頻部分和數(shù)字部分）、基帶處理板三個部分組成，

整個信道單元的關(guān)鍵就是DPD系統(tǒng)。DPD發(fā)射板采用博通公司OP6180芯片作為整個系統(tǒng)的核心芯片，射頻部分主要完成混頻、放大、濾波、反饋衰減等功能，數(shù)字部分主要完成模數(shù)轉(zhuǎn)換器（Analogto-Digital Converter，ADC）、數(shù)模轉(zhuǎn)換器（Digitalto-Analog Converter，DAC）、時鐘系統(tǒng)、基帶控制處理、波峰因子消減（Crest Factor Reduction，CFR）、DPD等。本文圍繞DPD芯片OP6180進行硬件設計和軟件設計重點描述，首先進行芯片介紹、芯片推薦中頻方案比較、對DPD的指標進行描述，其次講解OP6180芯片的軟件設計實現(xiàn)，最后對整個DPD發(fā)射指標進行比較。

圖1 信道單元功能示意圖

1.1 發(fā)射方案介紹

Optichron公司推出的OP6180系列是首款具有8路、6路和4路多載波的商用數(shù)字預矯正處理器，為CFR和DPD處理提供了一種單芯片解決方案，該器件無需算法，無需外部處理器或支持電路，可降低系統(tǒng)設計的難度和成本。OP6180系列可以同時支持2G、3G和4G通信，多標準基站可利用該器件以低本高效的方式完成升級。

OP6180-1芯片具有20MHz的2G信號帶寬以及35 MHz的3G/4G信號帶寬，OP6180具有30 MHz的2G信號帶寬以及50 MHz的3G/4G信號帶寬?？商幚?00 MHz到3.7 GHz范圍內(nèi)的光譜頻率，數(shù)據(jù) 速 率 125 MS/s、185 MS/s、208 MS/s、250 MS/s可選，數(shù)據(jù)接口支持LVCMOS和LVDS標準接口；預失真處理跟信號調(diào)制方式無關(guān)，可與多種功率放大器結(jié)構(gòu)（包括AB和Doherty類）以及任何調(diào)制方案聯(lián)合使用，OP6180在滿足頻譜屏蔽和EVM要求的同時，通過增加效率和最小退避實現(xiàn)更高的功率。支持零中頻（Zero Intermediate Frequency，ZIF）、單邊帶（Single Side Band，SSB）和實中頻（Real Intermediate Frequency，realIF）架構(gòu)[4]。如圖2～圖4所示：

OP6180支持零中頻輸出，數(shù)字基帶I/Q信號從DPD預失真引擎輸出經(jīng)過兩路D/A轉(zhuǎn)換變?yōu)槟MI/Q信號，模擬I/Q信號經(jīng)模擬低通濾波器濾波后，分別與正交的兩路射頻載頻信號混頻后進行疊加，轉(zhuǎn)變?yōu)槟M射頻調(diào)制信號，經(jīng)由功放PA的放大后，通過雙工器發(fā)射出去，零中頻省去了模擬中頻級的處理。ZIF主要優(yōu)點：降低帶通濾波器（Band Pass Filter，BPF）設計要求，降低了ADC的采樣率要求，由于解調(diào)制的輸出頻點為零，所以系統(tǒng)沒有和中頻有關(guān)的各種雜散信號，大大減少各種濾波器的需求。缺點：本振泄露和不必要鏡像在帶內(nèi)并且不能被濾除，需要較高的算法來進行校準，因此要求I/Q非常均衡。但是零中頻架構(gòu)反饋鏈路不能與發(fā)射鏈路共用本振，需要兩個本振信號，增加了電路復雜度。因為反饋鏈路采用實中頻信號，中心頻點一般設置為0.75Fs。

圖2 零中頻系統(tǒng)框圖

圖3 單邊帶系統(tǒng)框圖

圖4 實中頻系統(tǒng)框圖

單邊帶（SSB）架構(gòu)與零中頻架構(gòu)相似，只是SSB架構(gòu)反射通路和反饋通路可用同一個本振，而且其中頻信號由DAC產(chǎn)生。SSB主要優(yōu)點：在混頻器輸出端，本振泄露和不必要鏡像會得到30 dB以上的抑制，可以降低后端帶通濾波器（BPF）設計要求。SSB同樣需要雙路DAC，發(fā)射鏈路和反饋鏈路可以共用本振。

實數(shù)中頻輸出簡稱實中頻，基帶數(shù)據(jù)輸入在，首先在OP6180進行增益和內(nèi)插，在進行波峰因子消減（CFR）、數(shù)字預失真（DPD）后輸出I/Q信號，I/Q信號就可通過數(shù)字低通濾波器（LPF）進行濾波后輸出給DAC芯片，發(fā)射鏈路和反饋鏈路可以共用本振。實中頻結(jié)構(gòu)的優(yōu)點為：本振泄露和鏡像信號都可以通過簡單的濾波器濾除，無需做任何校準，只需要一路反饋 ADC；缺點在于：對反饋通道的ADC采樣率要求高，尤其是高帶寬信號。但是實中頻架構(gòu)允許處理預失真信號帶寬達到102.5 MHz，實信號頻率可達150 MHz，一個本振減少了電路的復雜性，只需要調(diào)整同一個本振就可調(diào)整發(fā)射和反饋通路。

綜上所述，3種架構(gòu)各有優(yōu)缺點，考慮到系統(tǒng)的實現(xiàn)、難度及復雜度，本方案采用實中頻架構(gòu)。

1.2 時鐘系統(tǒng)設計

時鐘系統(tǒng)再高速印制板中處于非常重要的角色，整個時鐘系統(tǒng)需要考慮拓撲圖、走線以及頻率合理分配，主要用于為AD/DA、DPD、現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）芯片提供運行時鐘，同時給發(fā)射數(shù)據(jù)、反饋數(shù)據(jù)和DPD接收數(shù)據(jù)提供差分跟隨時鐘，時鐘頻率為12.8 MHz，要求精度在1E-9以上。

由于系統(tǒng)時鐘路數(shù)較多，同時ADC芯片對時鐘抖動要求比較嚴格，選用HMC832鎖相環(huán)芯片提供高速時鐘頻率，選用時鐘芯片AD9516通過內(nèi)部分頻器分出各路時鐘，DPD發(fā)射板時鐘模塊如圖5所示。

圖5 時鐘系統(tǒng)框圖

圖6 是一個典型的OP6180時鐘系統(tǒng)參考設計。ADC、DAC的采樣時鐘，OP6180的參考時鐘，基帶時鐘由時鐘芯片提供，基帶數(shù)據(jù)隨路時鐘由基帶處理器（FPGA）提供，反饋輸入接口時鐘由反饋ADC提供。輸出接口隨路時鐘由OP6180內(nèi)部產(chǎn)生，作為外部DAC數(shù)據(jù)同步時鐘。

圖6 OP6180時鐘分布圖

1.3 OP6180的數(shù)據(jù)接口

OP6180配備了三個信號輸入/輸出端口，每個端口的配置都很靈活，因此可以適應整個系統(tǒng)的數(shù)據(jù)速率和工作頻率。一個端口用于基帶信號數(shù)據(jù)輸入，一個端口用于處理信號數(shù)據(jù)輸出，另一個端口用于接收反饋數(shù)據(jù)輸入?；鶐盘枖?shù)據(jù)輸入由I/Q 2路16bit LVCMOS標準接口，最大時鐘速率為125MHz。處理信號數(shù)據(jù)輸出由LVDS和LVCMOS兩種標準接口，OP6180-2最高時鐘可達250 MHz，反饋數(shù)據(jù)與處理信號數(shù)據(jù)輸出的指標一樣。數(shù)據(jù)接口采用高端對齊，假設輸入數(shù)據(jù)位寬只有14 bit，則數(shù)據(jù)總線最低2位拉低。另外，輸入接口的數(shù)據(jù)速率可以是系統(tǒng)核時鐘的分數(shù)分頻比，對應內(nèi)插因子1x、1.5x、2x、2.5x、3x或者4x。整個OP6180系列的數(shù)據(jù)接口如表1所示，其中-1代表OP6180-1，-2代表OP6180-2。

設計中我們基帶信號數(shù)據(jù)輸入時鐘是100 MHz，處理信號數(shù)據(jù)輸出是200 MHz，反饋數(shù)據(jù)時鐘是200 MHz。

表1 數(shù)據(jù)I/O接口

2 DPD訓練流程

OP6180為了幫助用戶節(jié)約開發(fā)時間，方便開發(fā)人員測試，因而提供豐富的接口函數(shù)及相關(guān)的狀態(tài)寄存器。根據(jù)OP6180提供的內(nèi)部控制器為參考，結(jié)合實際運用環(huán)境，我們自己開發(fā)了一個上位機調(diào)測軟件，調(diào)測軟件的主頁面如圖7所示，可通過串口或者網(wǎng)口把信道單元和調(diào)測上位機鏈接，總線發(fā)送相關(guān)命令對其狀態(tài)進行查詢及切換。

圖7 DPD系統(tǒng)訓練上位機

在正常工作模式下，我們先把整個DPD系統(tǒng)的功放參數(shù)設置好，就可進入DPD調(diào)試界面，提前訓練好OP6180芯片，找到此功放模塊與DPD芯片匹配參數(shù)，使得產(chǎn)品安裝好后就DPD芯片就能運行在最契合的狀態(tài)。通過發(fā)送復位信號，OP6180內(nèi)部控制器從外掛SPIROM啟動，加載相關(guān)的寄存器配置，完成初始化操作。狀態(tài)機進入命令等待模式，整個DPD調(diào)試的狀態(tài)控制流程如圖8所示。

圖8 狀態(tài)控制流程

（1）Reset：復位，整個系統(tǒng)參數(shù)為0；

（2）boot：配置相關(guān)寄存器為初始狀態(tài)；

（3）pause：暫停；

（4）measure：測量通路，OP6180輸出數(shù)據(jù)，反饋鏈路把數(shù)據(jù)輸入OP6180；

（5）set delay：建立整個鏈路的整數(shù)延時時間；

（6）time loop：測量整個鏈路的小數(shù)延時時間；

（7）first EQ：FPGA比較信號相關(guān)功率值；

（8）FB capture：捕獲反饋信號的信息；

（9）IQ balance：校正I路、Q路信號的不平衡[5]；

（10）EQ run：線性均衡器，校正幅度失真；

（11）DPD run：校正PA非線性失真；

3 結(jié) 語

產(chǎn)品在基站中的測試數(shù)據(jù)如下，主要測試儀器：信號源選擇Agilent EC4438，頻譜儀為Agilent N9020A，外加射頻電纜線、衰減器、電腦等。訓練信號采用15 MHz的寬帶信號，頻點設置為856.1 MHz，輸出總功率為20.8 dBm，RBW設置為300 kHz，VBW設置為1.0 kHz。

圖9所示為對消前測試結(jié)果，圖10所示為對消后測試結(jié)果。

圖9 對消前的測試結(jié)果

圖10 對消后的測試結(jié)果

可以看出，在PAPR為20 dBm，帶寬15 MHz的條件下，對消前輸出信號的ACLR為-18.5 dBc，數(shù)字預失真與PA級聯(lián)對消后的輸出信號ACLR為-45.5 dBc，OP6180有效的改善了PA的非線性失真，IMD3≤-65 dBc，改善效果≥25 dB。

通過對DPD方案的對比，充分研究了數(shù)字預失真DPD系統(tǒng)，對DPD芯片OP6180的內(nèi)部結(jié)構(gòu)及工作原理進行重點介紹，并給出了相關(guān)的軟硬件設計、調(diào)測。從實測結(jié)果中可以看出，OP6180芯片對15 MHz寬帶信號對消效果明顯，實際使用過程中性能穩(wěn)定，很好的解決了功放線性化問題，這種技術(shù)在3G/4G基站設計中有非常廣闊的應用前景。對于功放的記憶效應引起的產(chǎn)品穩(wěn)定性和適應性等方面還需要進一步完善。