適合短突發(fā)通信的定時同步算法仿真與FPGA實現(xiàn)

汪 顏

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

0 引言

在短突發(fā)通信系統(tǒng)中，為了正確地接收發(fā)送信息，必須快速有效地完成符號的位同步[1]。尤其在短突發(fā)通信系統(tǒng)中，一個突發(fā)只有很少的幾百甚至幾十個符號時，對定時同步的要求更加嚴(yán)苛。目前，工程上常用的定時誤差提取算法有早遲門算法、Gardner算法和平方定時算法[2]。早遲門算法對載波頻偏比較敏感，Gardner算法和平方定時算法不受載波多普勒影響，對載波頻偏和相位不敏感可提前獨立于載波同步完成[3]。

對于短突發(fā)信號而言，傳統(tǒng)的鎖相環(huán)等反饋控制算法同步時間遠(yuǎn)遠(yuǎn)超過了最佳線性相位估計所要求的最小值，無法快速恢復(fù)同步時鐘?；谇梆伡夹g(shù)的開環(huán)同步方式具有快速同步性能，可以滿足突發(fā)系統(tǒng)的傳送要求[4]。開環(huán)結(jié)構(gòu)的全數(shù)字接收機(jī)采樣時鐘振蕩于本地固定頻率，通常與發(fā)端符號速率不同步，這樣最佳采樣點就不能通過直接采樣得到，而只能利用已知樣值進(jìn)行內(nèi)插運算來恢復(fù)最佳符號樣值[5-7]。開環(huán)同步方式可以分為數(shù)據(jù)輔助式算法和非數(shù)據(jù)輔助式算法。數(shù)據(jù)輔助式算法需要在每個突發(fā)數(shù)據(jù)包前插入一個特定圖案的同步字[8]，降低發(fā)送數(shù)據(jù)的效率，本文討論了一種非數(shù)據(jù)輔助式算法，采用平方定時算法提取誤差，結(jié)合內(nèi)插濾波完成突發(fā)信號的定時同步，算法同步時間快，結(jié)構(gòu)簡單,適于短突發(fā)通信系統(tǒng)中定時同步的數(shù)字化實現(xiàn)。

1 算法原理

基于內(nèi)插的平方定時同步算法采用前饋開環(huán)方式進(jìn)行，組成框圖如圖1所示。輸入的基帶信號經(jīng)過匹配濾波器后送入內(nèi)插濾波器及定時誤差檢測器，誤差檢測器輸出的誤差送入內(nèi)插濾波器調(diào)整數(shù)據(jù)緩存后的數(shù)據(jù)，輸出最佳采樣點，定時誤差檢測估計采用數(shù)字濾波平方定時頻域算法。

圖1 算法組成框圖

平方定時誤差估計算法采用數(shù)字濾波平方定時頻域算法[9]，通過計算y(t)=r(k)*r(k)*的傅里葉變換Y(f)=1/T處的相位來獲得符號定時誤差的估計[10]。歸一化定時誤差估計采用下述算法：

(1)

其中，

(2)

式中，rk為波形匹配后的采樣信號，L為觀測符號數(shù)，N為采樣倍數(shù)，要求N≥4。其中，觀測符號數(shù)L是非常重要的參數(shù)，L越大，定時精度越高，運算量及延時也越大[4]。同樣，采樣倍數(shù)N越大，精度越大，復(fù)雜度也隨之增加[11]。平方定時誤差估計算法中對于一段長度L的數(shù)據(jù)，需要在接收L個符號之后才能計算出定時誤差。因此，對于短突發(fā)信號采樣數(shù)據(jù)流，需要首先數(shù)據(jù)符號延時L個符號，來保證用當(dāng)前數(shù)據(jù)段計算出的定時誤差對當(dāng)前數(shù)據(jù)進(jìn)行最佳采樣點的選取。

M.Gardner首次提出基于多項式的內(nèi)插濾波器[12]。當(dāng)異步采樣速率小于等于符號速率的4倍時，內(nèi)插濾波是必須的[13]。典型的基于代數(shù)多項式的內(nèi)插濾波器有立方內(nèi)插濾波器、分段拋物線內(nèi)插濾波器以及線性內(nèi)插濾波器[14-15]。對線性插值、立方插值和分段拋物線3種濾波器進(jìn)行頻域響應(yīng)的Matlab仿真，結(jié)果如圖2所示，仿真結(jié)果表明立方插值運算復(fù)雜度較低，具有較好的性能。

圖2 3種多項式濾波器頻域響應(yīng)

本文討論算法所使用的插值調(diào)整采用立方內(nèi)插濾波器實現(xiàn)，綜合考慮同步性能以及工程實現(xiàn)復(fù)雜度等因素，采樣倍數(shù)N選擇4倍，4倍符號速率采樣的立方插值濾波器的系數(shù)為[3]：

(3)

(4)

(5)

(6)

2 Matlab仿真

利用Matlab對上述算法進(jìn)行了仿真，從短突發(fā)符號長度、頻偏和解調(diào)門限3個方面對算法的影響進(jìn)行了分析。仿真條件：QPSK調(diào)制，成形和匹配均采用滾降系數(shù)0.35的平方根升余弦濾波器，初始相位在[-2π，2π]范圍隨機(jī)分布,N=4。

2.1 短突發(fā)符號長度對算法的影響分析

具體仿真條件：初始相位隨機(jī)產(chǎn)生，蒙特卡羅仿真103次，在符號信噪比3 dB,歸一化時鐘偏差1/4，短突發(fā)長度為64個符號條件下，采用本文算法歸一化定時誤差小于0.01，能夠滿足突發(fā)通信系統(tǒng)解調(diào)性能對定時誤差的要求[16]。定時同步前后星座點對比如圖3所示。由仿真結(jié)果可知，本文算法可實現(xiàn)突發(fā)長度僅為64個符號，信道條件Es/N0=3 dB的符號定時同步。

具體仿真條件：初始相位隨機(jī)產(chǎn)生，蒙特卡羅仿真103次，在符號信噪比0 dB,歸一化時鐘偏差1/4，短突發(fā)長度為1 024個符號條件下，采用本文算法歸一化定時誤差小于0.01，能夠滿足突發(fā)通信系統(tǒng)解調(diào)性能對定時誤差的要求[16]。定時同步前后星座點對比如圖4所示。由仿真結(jié)果可知，本文算法可實現(xiàn)短突發(fā)長度為1 024個符號，信道條件Es/N0=0 dB的符號定時同步。

圖3 Es/N0=3 dB,L=64解調(diào)星座點仿真結(jié)果

圖4 Es/N0=0 dB,L=1 024解調(diào)星座點仿真結(jié)果

綜上所述，在信道條件優(yōu)于Es/N0=3 dB時，僅要求短突發(fā)長度不小于64個符號，采用本文算法即可快速實現(xiàn)符號定時同步，當(dāng)信道條件惡化，Es/N0不低于0 dB時，一個突發(fā)長度不小于1 024個符號，算法仍有效。

2.2 頻偏對算法的影響分析

一般通信信號定時前的頻偏與匹配濾波輸出的倍數(shù)有關(guān)，4倍匹配時，歸一化頻偏最大值為1/4[17]。具體仿真條件：初始相位隨機(jī)產(chǎn)生，蒙特卡羅仿真103次，在符號信噪比3 dB,歸一化時鐘偏差1/4，突發(fā)長度為64個符號條件下，歸一化頻偏分別為1/4，1/8時，算法輸出歸一化定時誤差結(jié)果如圖5所示，歸一化誤差不大于1%能夠滿足突發(fā)通信系統(tǒng)解調(diào)性能對定時誤差的要求[11]。由仿真結(jié)果可知，在突發(fā)長度64個符號，信道條件Es/N0=3 dB時本文算法可滿足最大歸一化頻偏范圍為±1/8。

圖5 Es/N0=3 dB,L=64時仿真結(jié)果

具體仿真條件：初始相位隨機(jī)產(chǎn)生，蒙特卡羅仿真103次，在符號信噪比0 dB,歸一化時鐘偏差1/4，突發(fā)長度為1 024個符號條件下，歸一化頻偏分別為1/4，1/8時，算法輸出歸一化定時誤差結(jié)果如圖6所示，歸一化誤差不大于1%能夠滿足突發(fā)通信系統(tǒng)解調(diào)性能對定時誤差的要求。由仿真結(jié)果可知，在突發(fā)長度1 024個符號，信道條件Es/N0=0 dB時本文算法可滿足最大歸一化頻偏范圍為±1/4。

圖6 Es/N0=0 dB,L=1 024時仿真結(jié)果

2.3 算法對解調(diào)性能的影響

具體仿真條件：初始相位固定為3π/4，歸一化時鐘偏差為1/4，信噪比范圍[1 10],變化步進(jìn)1 dB，短突發(fā)長度為1 024個符號，采用基于內(nèi)插的定時同步算法的誤碼率曲線與理論曲線對比如圖7所示。由圖7仿真結(jié)果可知，采用本文算法時，解調(diào)具有良好的性能,損失小于0.1 dB。

圖7 算法與理論誤碼率曲線對比

根據(jù)以上仿真結(jié)果可知，本文討論的定時同步算法可適應(yīng)的接收門限與算法使用的符號長度相關(guān)，采用64符號長度提取定時誤差時，接收門限為符號信噪比3 dB,采用1 024符號長度提取定時誤差時，接收門限為符號信噪比0 dB。在實際工程應(yīng)用中，采用碼率1/2的LDPC糾錯編碼的突發(fā)通信中，使用本文所述定時同步算法，誤差提取長度1 024符號，在誤碼率為10-6量級時，要求接收門限僅5 dB。

3 FPGA實現(xiàn)

在Altera公司CycloneIII系列芯片的硬件平臺上對基于內(nèi)插的平方定時同步算法進(jìn)行了實現(xiàn)，實現(xiàn)框圖如圖8所示。

圖8 算法的FPGA實現(xiàn)框圖

圖8中，DATA_IN_I，DATA_IN_Q為匹配濾波輸出的I路和Q路基帶信號，F(xiàn)PGA具體實現(xiàn)時歸一化的符號定時誤差將反正切值[18]以存儲表的形式存儲，內(nèi)插濾波器抽頭系數(shù)也通過歸一化誤差對應(yīng)表計算后存儲成4個ROM表，即內(nèi)插濾波器系數(shù)通過換算，存儲到MIF表中，定時誤差估計運算得到相位值后，換算成ROM表地址進(jìn)行計算，降低算法的復(fù)雜度，節(jié)省了FPGA資源，適合直接用于工程實現(xiàn)。在FPGA芯片編譯完成后，資源占用情況如表1所示。

表1 FPGA實現(xiàn)資源占用表

LCCombinationalsLCRegistersDSPElementsMemoryBitsPinsDSP18?1880692620143849110

4 結(jié)束語

針對短突發(fā)快速高效定時同步的特點和要求，從工程實現(xiàn)的角度出發(fā)，提出了一種適用于短突發(fā)通信的內(nèi)插平方定時同步算法，算法接收門限要求低、可適應(yīng)頻偏范圍大、實現(xiàn)簡單和定時同步速度快。從仿真結(jié)果可以看出，本文算法能夠適用于突發(fā)長度僅幾十個符號的短突發(fā)通信，而且在高斯白噪聲信道條件下性能穩(wěn)定。根據(jù)本文提出的FPGA實現(xiàn)方法可直接應(yīng)用于短突發(fā)通信系統(tǒng)的工程項目中。