基于Verilog語言的4位二進(jìn)制可逆計(jì)數(shù)器的設(shè)計(jì)

楊柳 李百倫 徐楊 李鵬飛 殷海博 葛楠

摘要：此次設(shè)計(jì)介紹了Verilog-HDL語言在可逆計(jì)數(shù)器的具體應(yīng)用，給出了仿真波形并下載到FPGA開發(fā)板上實(shí)際進(jìn)行驗(yàn)證。說明了實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)（EDA）過程和EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)中的重要地位及作用.

關(guān)鍵詞：Verilog-HDL；EDA；FPGA；開發(fā)板；仿真

中圖分類號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）09-0219-02

1 緒論

1.1 Verilog HDL 語言

1983 年， GDA公司的 Phil Moorby首先創(chuàng)立Verilog HDL語言。后來phil morrby變成 Verilog-XL 的主要的設(shè)計(jì)師以及（Cadence Design System）的第一合伙人。一年后，第一個(gè)有關(guān) Verilog-XL 的仿真器由Moobry設(shè)計(jì)，在1986年他提出的XL算法可以用于快速門仿真，又對(duì) Verilog HDL 的發(fā)展產(chǎn)生深遠(yuǎn)的影響。

1.2 EDA技術(shù)的優(yōu)勢(shì)

1）抽象的行為以及功能的描述，在各個(gè)內(nèi)部線路的結(jié)構(gòu)可以使用HDL對(duì)數(shù)字系統(tǒng)進(jìn)行，從而可以進(jìn)行計(jì)算機(jī)的模擬驗(yàn)證在電子設(shè)計(jì)各個(gè)階段、各個(gè)層次，進(jìn)而提高設(shè)計(jì)過程準(zhǔn)確性。既能縮短設(shè)計(jì)的周期，也能很大程度降低設(shè)計(jì)的成本。

2）EDA可以自動(dòng)完成設(shè)計(jì)過程，依賴于種類庫。例如： 在邏輯綜合時(shí)由綜合庫，在邏輯仿真時(shí)有模擬庫，以及在版圖綜合時(shí)又版圖庫，在測(cè)試綜合時(shí)有測(cè)試庫等。

3）漸漸強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)，很大程度上提高大規(guī)模的系統(tǒng)電子設(shè)計(jì)自動(dòng)化，是EDA中最具有電子現(xiàn)代化設(shè)計(jì)的技術(shù)特征的功能，對(duì)如今自動(dòng)化生產(chǎn)做出巨大的貢獻(xiàn)。

1.3 FPGA介紹

FPGA （Field Programmable Gate Array）為現(xiàn)場(chǎng)可編程門陣列?；赑AL、GAL、FPLD等一些可編程器件，F(xiàn)PGA在此基礎(chǔ)上進(jìn)行深入發(fā)展。其在專用的集成電路（ASIC）領(lǐng)域當(dāng)中作為一種半定制電路，不但克服定制電路的不足，還解決了原來的可編程的器件門電路有限的缺點(diǎn)。

2 設(shè)計(jì)原理

其工作原理可以概述為：當(dāng)輸入的時(shí)鐘脈沖一個(gè)上升沿（或下降沿）來臨時(shí)，二進(jìn)制數(shù)據(jù)低一位加1（或者減1），并且向高位進(jìn)1（或者借1）。在無外部約束的條件時(shí)，可逆計(jì)數(shù)器可以進(jìn)行和其二進(jìn)制位數(shù)對(duì)應(yīng)數(shù)值的相應(yīng)進(jìn)制的自循環(huán)計(jì)數(shù)。例如：位數(shù)為3的計(jì)數(shù)器可以進(jìn)行8進(jìn)制的自循環(huán)加法計(jì)數(shù)或者減法計(jì)數(shù)。

本論文所設(shè)計(jì)的4位二進(jìn)制可逆計(jì)數(shù)器，其中4位計(jì)數(shù)器輸出Q[3..0]=000，時(shí)鐘CLK的下降沿到來時(shí)，計(jì)數(shù)器處于預(yù)置工作狀態(tài)，輸出Q[3..0]= D[3..0]，D[3..0]是3位并行數(shù)據(jù)輸入端，COUT是進(jìn)位輸入端，當(dāng)UPDOWN=0（進(jìn)行加法操作）且輸出Q[3..0]=111時(shí)，COUT=1表示進(jìn)位輸出。

3 電路設(shè)計(jì)系統(tǒng)仿真

4 原理圖

5 驗(yàn)證表格

CLR為異步清零端，S為同步置數(shù)端，EN用于控制計(jì)數(shù)器的工作，CLK為時(shí)鐘脈沖輸入端，UPDN為計(jì)數(shù)器方向控制端。同步4位二進(jìn)制可逆計(jì)數(shù)器的狀態(tài)表。如表1所示：

6 總結(jié)

在本次課程設(shè)計(jì)中，通過Verilog硬件描述語言，設(shè)計(jì)了4位二進(jìn)制加/減計(jì)數(shù)器，計(jì)數(shù)器有加計(jì)數(shù)、減計(jì)數(shù)、清零和置數(shù)的功能，且所有的這些設(shè)計(jì)功能都通過了仿真分析，符合設(shè)計(jì)要求。通過本次實(shí)驗(yàn)，學(xué)會(huì)了Quartus設(shè)計(jì)數(shù)字電路的一般方法和仿真方法，并且在實(shí)驗(yàn)中加深了對(duì)理論知識(shí)的理解與認(rèn)識(shí)，充分體會(huì)到電子信息工程這一專業(yè)的奇妙之處?？偟膩碚f，這次設(shè)計(jì)的可逆計(jì)數(shù)器算得上成功，越發(fā)覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)踐相結(jié)合，書本與行動(dòng)相兼顧的目的，不僅學(xué)到了不少的專業(yè)知識(shí)，而且鍛煉了自己的能力，提高了自己的耐心，專心程度，能全身心投入到課程設(shè)計(jì)中，使自己對(duì)以后的就業(yè)前景有了信心，之后會(huì)更加努力學(xué)好專業(yè)知識(shí)。

參考文獻(xiàn)：

[1] 鄒道勝，朱如琪，陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M].2版.北京：科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】