SOPC通用化彈載自測試平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)*

陶然，王昭磊，羅悅，田琨

(1.北京航天自動(dòng)控制研究所，北京 100854；2.北京電子工程總體研究所，北京 100854)

0 引言

傳統(tǒng)的導(dǎo)彈武器測試方法為地面測試，通過綜合測試系統(tǒng)完成對導(dǎo)彈內(nèi)部各產(chǎn)品硬件、軟件及系統(tǒng)功能、特性的全面檢查，將彈上各測試信號(hào)全部引入地面，通過各類測試設(shè)備完成測試功能。地面測試方法需將大量待測信號(hào)經(jīng)過長線傳輸引入地面設(shè)備，影響測試準(zhǔn)確性，導(dǎo)致彈地接口龐大，地面測試設(shè)備復(fù)雜度高，資源消耗大。

隨著武器系統(tǒng)的智能化、網(wǎng)絡(luò)化發(fā)展，在不增加過多的有效載荷情況下使得彈載自測試功能逐漸可行，簡化了彈地接口，降低了彈上產(chǎn)品和地面產(chǎn)品的耦合度，可獨(dú)立進(jìn)行模塊化、通用化設(shè)計(jì)，降低了研制成本。若設(shè)計(jì)一種功能通用、擴(kuò)展性好、可靠性高的彈載自測試設(shè)備，根據(jù)不同的被測產(chǎn)品進(jìn)行快速的配置實(shí)現(xiàn)一個(gè)測試平臺(tái)測試多種產(chǎn)品的功能，既可以減少資源重復(fù)、通用性差的問題，同時(shí)大幅降低導(dǎo)彈武器系統(tǒng)研制成本。

1 系統(tǒng)架構(gòu)設(shè)計(jì)

1.1 彈載自測試架構(gòu)現(xiàn)狀

現(xiàn)階段彈載自測試技術(shù)系統(tǒng)架構(gòu)主要分為2種：

(1) 基于彈上載荷實(shí)現(xiàn)的非獨(dú)立式自測試架構(gòu)。主要應(yīng)用于對小型化要求較高的武器系統(tǒng)中，利用彈上載荷中未使用的空閑資源實(shí)現(xiàn)彈載自測試，其測試電路與彈上功能電路集成于同一印制板內(nèi)，測試電路的可靠性直接影響彈上載荷飛行的可靠性，且測試資源受制于彈上載荷的空余資源，存在一定的局限性，且無法實(shí)現(xiàn)通用化。

(2) 基于DSP(digital signal processing)+FPGA(field programmable gate array)的獨(dú)立彈載自測試架構(gòu)[1]。隨著武器系統(tǒng)復(fù)雜程度的不斷提升，利用DSP作為核心處理器同時(shí)輔助FPGA擴(kuò)充處理器接口資源，此類架構(gòu)需要針對2類芯片設(shè)計(jì)獨(dú)立的外圍電路以及專用的外部總線進(jìn)行數(shù)據(jù)交互，可靠性較低，且需要針對DSP及FPGA獨(dú)立進(jìn)行開發(fā)，增加了調(diào)試及開發(fā)的成本。

本文提出SOPC彈載自測試架構(gòu)，SOPC資源豐富，硬件電路設(shè)計(jì)及軟件開發(fā)集成于單個(gè)器件內(nèi)，降低開發(fā)成本的同時(shí)具備較強(qiáng)的通用化及可擴(kuò)展性，可以滿足現(xiàn)階段武器系統(tǒng)復(fù)雜測試及小型化的需求。

1.2 SOPC技術(shù)

SOPC，即片上可編程系統(tǒng)(system on a programmable chip，SOPC)，通過可編程邏輯技術(shù)將整個(gè)系統(tǒng)集成到單個(gè)芯片上，是一種新型的嵌入式系統(tǒng)，結(jié)合了SOC,PLD,FPGA的各自優(yōu)勢，片上資源豐富，包括嵌入式處理器、DSP、存儲(chǔ)器、外圍IO及可編程資源，同時(shí)是一種具有靈活設(shè)計(jì)方式的可編程系統(tǒng)，具備可剪裁、可擴(kuò)充、可升級(jí)的特點(diǎn)。

基于SOPC技術(shù)的處理器按類型分為軟核處理器與硬核處理器2種。軟核處理器即通過FPGA邏輯源碼構(gòu)建出虛擬的處理器，處理器實(shí)現(xiàn)是以邏輯源碼的IP核方式進(jìn)行設(shè)計(jì)，用戶可以根據(jù)自己的需求修改IP核[2]。硬核處理器是固化在FPGA內(nèi)部的獨(dú)立處理器內(nèi)核，用戶只能對其進(jìn)行配置而不能對其接口進(jìn)行修改與替換，即固化在FPGA內(nèi)部的ASIC(application specific integrated circuit)電路，性能上硬核處理器運(yùn)算速度較高，整體功耗低?；赟OPC的通用化彈載自測試平臺(tái)作為武器有效載荷之一，首要考慮的是其可靠性與環(huán)境適應(yīng)性，其次需要具備高通用性，適應(yīng)多種類型接口數(shù)據(jù)的高速處理與運(yùn)算，硬核處理器環(huán)境適應(yīng)性強(qiáng)、可靠性高，通過基于ARM COTEX A9的硬核處理器SOPC芯片，實(shí)現(xiàn)了應(yīng)對復(fù)雜環(huán)境條件下的高可靠彈載測試。

1.3 平臺(tái)架構(gòu)設(shè)計(jì)

彈載自測試平臺(tái)基于小型化、通用化的原則，與彈上計(jì)算機(jī)進(jìn)行集成化設(shè)計(jì)?，F(xiàn)有導(dǎo)彈武器系統(tǒng)對彈載測試資源類型的需求相同，其中數(shù)字量、模擬量為通用測試資源需求，不同裝備型號(hào)的測試信號(hào)數(shù)量不同，所選用的總線類型不同，為滿足通用化需求，彈載自測試平臺(tái)可設(shè)計(jì)足夠的數(shù)字量信號(hào)，且同時(shí)具備多種不同類型總線通訊功能，彈載自測試平臺(tái)通用化資源詳見表1所示。

表1 彈載自測試平臺(tái)通用化資源Table 1 General missile-borne self-test platform resources

本文提出的基于SOPC技術(shù)的通用化彈載自測試平臺(tái)系統(tǒng)架構(gòu)如圖1所示，整個(gè)自測試平臺(tái)以SOPC處理器為控制處理核心，外部連接電源模塊、DDR3存儲(chǔ)器模塊、SPI FLASH模塊、各類通信模塊、模擬量隔離及信號(hào)調(diào)理模塊以及數(shù)字量輸入輸出模塊，其中通信模塊包括1553B總線、CAN總線、RS485/RS422、以太網(wǎng)以及RapidIO，通信模塊可兼容不同型號(hào)裝備的通信需求，以最大程度上保證平臺(tái)的通用性。SOPC處理器IP資源豐富，同時(shí)基于FPGA的可編程特性實(shí)現(xiàn)數(shù)字量輸入、輸出接口以及各類總線通信接口的可配置功能，以適應(yīng)各類復(fù)雜系統(tǒng)的測試需求，此外考慮到后續(xù)機(jī)內(nèi)總線的發(fā)展與應(yīng)用，預(yù)留Rapid I/O接口滿足后續(xù)彈上計(jì)算機(jī)機(jī)內(nèi)總線的縱向擴(kuò)展功能。

彈載自測試平臺(tái)作為彈上計(jì)算機(jī)的機(jī)內(nèi)載荷以子板連接的方式與彈上機(jī)進(jìn)行連接，為實(shí)現(xiàn)獨(dú)立有效性的彈載測試，應(yīng)最大程度上減少與彈上各設(shè)備的耦合性，故自測試平臺(tái)設(shè)計(jì)采用獨(dú)立電源與彈上機(jī)隔離，各對外接口進(jìn)行電平隔離，最大程度上保證測試的有效性及可靠性。

2 硬件平臺(tái)設(shè)計(jì)

2.1 SOPC架構(gòu)設(shè)計(jì)

本文采用ZYNQ[3-4]SOPC實(shí)現(xiàn)通用化彈載自測試平臺(tái)，ZYNQ由多個(gè)ARM COTEX A9硬核及傳統(tǒng)FPGA邏輯資源構(gòu)成，通過內(nèi)部總線將ARM核PS部分(Processing System)與FPGA的PL部分(Programmble Logic)部分互聯(lián)為一個(gè)整體，以此獲得高內(nèi)聚、低耦合的SOPC架構(gòu)。通過利用PS部分靈活裁剪的各類接口控制器以及PL部分強(qiáng)大而靈活的IP核資源實(shí)現(xiàn)SOPC處理器設(shè)計(jì)[5-6],SOPC架構(gòu)如圖2所示。自測試平臺(tái)采用了PS部分可配置硬核Uart接口接收彈上計(jì)算機(jī)母版的RS-485導(dǎo)航數(shù)據(jù)，通過ARM硬核處理器對關(guān)鍵導(dǎo)航節(jié)點(diǎn)參數(shù)進(jìn)行實(shí)時(shí)判斷后，將測試結(jié)果通過可配置硬核CAN總線接口控制器或Ethnet接口控制器傳輸至地面，為滿足彈上機(jī)導(dǎo)航數(shù)據(jù)的高實(shí)時(shí)性處理及有效性數(shù)據(jù)鑒別要求，通過高度集成的DDR接口控制器完成外部DDR3的高速數(shù)據(jù)存儲(chǔ)與運(yùn)算，同時(shí)通過多路MIO(Multiuse I/O)接口輸出關(guān)鍵測試信號(hào)及指示，確保外部被測彈上載荷與測試平臺(tái)的測試狀態(tài)統(tǒng)一有效?？紤]到自測試平臺(tái)的通用性與可擴(kuò)展性，在PL部分設(shè)計(jì)了1553B接口控制器IP核、雙向多路可配置GPIO IP核、高可靠可配置Uart IP核、以及XADC運(yùn)算硬核，各IP核通過AXI4總線掛載至硬核處理器端，面對數(shù)據(jù)量較大且實(shí)時(shí)性高的彈載測試多個(gè)硬核間可以進(jìn)行獨(dú)立配置與并行處理，可由運(yùn)行于ARM處理器中的頂層應(yīng)用程序統(tǒng)一控制。通過MTG/MTH硬核收發(fā)模塊設(shè)計(jì)多路Rapid IO高速通信以增加自測試平臺(tái)的數(shù)據(jù)傳輸縱向性能擴(kuò)展能力[7-8]。

2.2 DDR3緩存模塊設(shè)計(jì)

彈載自測試平臺(tái)通過接收總線指令進(jìn)入彈載測試模式，根據(jù)不同測試流程的配置，并行采集外部各類通信接口、數(shù)字量及模擬量的消息，將采集到的數(shù)據(jù)傳輸至ARM處理器進(jìn)行判斷與決策，選用2片DDR3顆粒構(gòu)建外部32-bit存儲(chǔ)模塊，存儲(chǔ)容量達(dá)512 MB，最大支持533 MHz時(shí)鐘頻率，充分滿足大數(shù)據(jù)量彈載測試的實(shí)時(shí)性需求。DDR3存儲(chǔ)顆粒與PS部分DDR3硬核控制器相連[8]，通過并聯(lián)2片DDR3中的數(shù)據(jù)總線DQ[15∶0],數(shù)據(jù)選通差分信號(hào)DQS_N[1∶0],DQS_P[1∶0],數(shù)據(jù)寫入標(biāo)志信號(hào)DM[1∶0]3類信號(hào)，使其擴(kuò)展為DQ[31∶0],DQS_N[3∶0],DQS_P[3∶0]，DM[3∶0]，實(shí)現(xiàn)方式如圖3所示。

圖1 通用化彈載自測試平臺(tái)系統(tǒng)架構(gòu)Fig.1 Architecture of general missile-borne self-test platform

圖2 SOPC架構(gòu)設(shè)計(jì)Fig.2 Architecture of SOPC

圖3 DDR3緩存模塊Fig.3 DDR3 cache module

2.3 電源設(shè)計(jì)

通用化彈載自測試平臺(tái)作為獨(dú)立測試平臺(tái)，需要具備穩(wěn)定可靠的電源以提供準(zhǔn)確的測試結(jié)果，采用外部28 V供電作為整體輸入，通過2次電源轉(zhuǎn)換為5 V電源后供各模塊使用[9]，平臺(tái)2次電源與彈上計(jì)算機(jī)電源物理隔離，由于SOPC及外部應(yīng)用電路種類較多，考慮小型化設(shè)計(jì)整體思路，電源設(shè)計(jì)應(yīng)最大程度上遵循一轉(zhuǎn)多路、復(fù)用等原則，電源設(shè)計(jì)如圖4所示。

選用可配置4路4 A輸出通道陣列LTM4644電源模塊提供SOPC需要的1 V內(nèi)核電壓、1.8 V輔助電壓、3.3V I/O電壓以及1.5 V DDR3存儲(chǔ)電壓，LTM4644最大支持4通道獨(dú)立輸出，可通過外部電路配置輸出電壓范圍，內(nèi)置開關(guān)控制器、功率FET、電感器等組件，體積小且集成度高，同時(shí)具備過壓、過流及過熱保護(hù)，最大程度上保證彈上載荷的可靠性，保證設(shè)計(jì)安全性，可有效避免因測試狀態(tài)不確定而造成的彈上負(fù)載損壞的情況。同時(shí)選取3種線性電源實(shí)現(xiàn)MTG模塊1.2 V電源電壓、0.75 V DDR參考電壓以及1.8 V ADC電源供電。通過設(shè)計(jì)自測試平臺(tái)SOPC及外圍電路上電順序提升系統(tǒng)可靠性，遵循5 V上電后，內(nèi)核1.0 V上電，1.8 V輔助電源至3.3 V IO上電，最后DDR模塊上電的順序，有效避免內(nèi)核未啟動(dòng)的狀態(tài)下IO上電后輸出不定態(tài)導(dǎo)致的誤發(fā)測試指令。

2.4 通信控制模塊設(shè)計(jì)

隨著彈上載荷復(fù)雜化的趨勢，武器系統(tǒng)所采用的數(shù)據(jù)傳輸接口從最初的單路點(diǎn)對點(diǎn)傳輸發(fā)展為組網(wǎng)協(xié)同多路冗余傳輸，傳輸速率也從Mbit/s發(fā)展至100 Mbit/s，武器系統(tǒng)常用的各類數(shù)據(jù)傳輸總線包括1553B總線、CAN總線、RS-485總線及以太網(wǎng)，為最大程度上實(shí)現(xiàn)通用化彈載自測試平臺(tái)，通信控制模塊兼容目前各類總線通信接口，以應(yīng)對不同武器型號(hào)的運(yùn)用，同時(shí)應(yīng)具備高速數(shù)據(jù)傳輸擴(kuò)展能力[10]。本文通過設(shè)計(jì)1553B控制IP核控制外部總線協(xié)議芯片的方式實(shí)現(xiàn)1553B總線通信，RS485總線、CAN總線及以太網(wǎng)通過PS部分硬核控制器配合外部總線收發(fā)器及PHY芯片進(jìn)行實(shí)現(xiàn)，同時(shí)通過PL部分設(shè)計(jì)可靠配置Uart IP核擴(kuò)展12路RS-485/422接口以滿足不具備總線接口的彈上載荷數(shù)據(jù)傳輸。

2.4.1 1553B IP核設(shè)計(jì)

為實(shí)現(xiàn)1553B子地址、應(yīng)用層協(xié)議通用可配置，用硬件描述語言實(shí)現(xiàn)1553B控制器IP核模塊控制外部1553B協(xié)議芯片。本文選用國產(chǎn)化1553B協(xié)議芯片，總線傳輸速率由傳統(tǒng)的1 Mbit/s提升至4 Mb/s，電平標(biāo)準(zhǔn)兼容LVTTL，可直接與FPGA的IO口3.3 V電平進(jìn)行直連，在實(shí)現(xiàn)通用化1553B通信的基礎(chǔ)上，具備一定的總線速率擴(kuò)展能力。IP核模塊具備AXI4(Advance Extensible Interface 4.0)總線邏輯功能，以外設(shè)的方式掛載至ARM處理器，采用通用化設(shè)計(jì)思想，可通過處理器在線配置的方式可更新1553B子地址、站點(diǎn)等內(nèi)容。針對不同型號(hào)，可進(jìn)行在線重配置與應(yīng)用層二次開發(fā)。同時(shí)，處理器端應(yīng)用程序通過軟件的方式實(shí)現(xiàn)復(fù)雜協(xié)議與幀結(jié)構(gòu)解析，設(shè)計(jì)成本降低的同時(shí)增強(qiáng)了模塊靈活性。

基于AXI4總線的1553B控制IP核設(shè)計(jì)組成如圖5所示，IP核由AXI4總線接口部分與用戶邏輯塊兩部分組成，ARM處理器通過AXI總線互聯(lián)(AXI Interconnect)將控制信號(hào)及數(shù)據(jù)流傳送至AXI4 IP中總線接口部分完成總線地址譯碼，譯碼后的數(shù)據(jù)流寫入1553B用戶邏輯塊(1553B User Logic)中相應(yīng)寄存器，用戶邏輯塊控制外部1553B協(xié)議芯片完成數(shù)據(jù)收發(fā)，將收到的數(shù)據(jù)寫入用戶邏輯塊數(shù)據(jù)寄存器，同時(shí)操作讀寫數(shù)據(jù)成功寄存器置位，用于向處理器指示當(dāng)前IP核工作狀態(tài)，運(yùn)行于ARM處理器上的應(yīng)用程序周期性查詢該地址空間，確定數(shù)據(jù)發(fā)送或接收狀態(tài)以及后續(xù)數(shù)據(jù)收發(fā)決策。

圖4 電源設(shè)計(jì)Fig.4 Power design

圖5 基于AXI4總線1553B的IP核Fig.5 1553B IP core based on AXI4 bus

2.4.2 Uart模塊設(shè)計(jì)

SOPCUart模塊由PS部分硬核Uart模塊與PL部分高可靠Uart IP核共同組成，外部通過MAX3485收發(fā)芯片實(shí)現(xiàn)RS485/422串行通信，資源數(shù)量總計(jì)14路。利用PS部分Uart硬核接收彈上機(jī)下傳的導(dǎo)航解算數(shù)據(jù)及配置信息，PS部分外部收發(fā)芯片硬件上關(guān)閉的發(fā)送使能，使其上電后始終工作在接收狀態(tài)。其余Uart模塊均通過PL部分進(jìn)行擴(kuò)展，為增加串行數(shù)據(jù)傳輸?shù)目煽啃约坝行?，擯棄傳統(tǒng)IP核資源，自行設(shè)計(jì)了具備高可靠性的Uart IP核，高可靠Uart IP核最大支持921 600波特率，奇偶校驗(yàn)位可設(shè)置，IP核針對所配置的波特率進(jìn)行16倍頻后作為數(shù)據(jù)采樣時(shí)鐘，對每一比特位串行數(shù)據(jù)進(jìn)行三取二表決操作，所采集到同一比特的3個(gè)數(shù)據(jù)中連續(xù)2個(gè)數(shù)據(jù)相同時(shí)則視為有效數(shù)據(jù)，可有效排除因各類干擾引入的錯(cuò)誤數(shù)據(jù)，增加了彈上測試的可靠性。IP核具備AXI4總線接口邏輯，IP核所采集到的串行數(shù)據(jù)通過可通過AXI4總線傳輸至ARM處理器端供頂層應(yīng)用程序進(jìn)行協(xié)議解析與處理。

2.4.3 CAN總線及以太網(wǎng)設(shè)計(jì)

CAN總線及以太網(wǎng)設(shè)計(jì)均采用PS部分硬核模塊配合外部電平轉(zhuǎn)換及PHY芯片實(shí)現(xiàn)。CAN總線協(xié)議及以太網(wǎng)MAC層協(xié)議由PS部分硬核實(shí)現(xiàn)，硬核結(jié)構(gòu)精簡且可靠性高，搭配外部芯片大大降低了開發(fā)成本。采用隔離型CAN總線收發(fā)器ADM3053實(shí)現(xiàn)CAN總線信號(hào)下傳，ADM3053將雙通道隔離器、CAN收發(fā)器與DC/DC轉(zhuǎn)換器集成于單個(gè)器件中，兼容5 V/3.3 V電平，以最小硬件資源設(shè)計(jì)實(shí)現(xiàn)隔離CAN總線的收發(fā)控制?？紤]到自測試平臺(tái)的通用化設(shè)計(jì)，選用88E1518以太網(wǎng)PHY芯片，根據(jù)不同頻率的外部晶振自適應(yīng)IEEE 802.3協(xié)議以太網(wǎng)10/100/1 000 MB帶寬，支持RGMII(reduced gigabit media independent Interface)接口，具備同步時(shí)鐘恢復(fù)及自動(dòng)極性矯正、支持低VIO壓供電。

3 平臺(tái)軟件設(shè)計(jì)

3.1 驅(qū)動(dòng)層軟件設(shè)計(jì)

驅(qū)動(dòng)層作為應(yīng)用程序與IP核之間的紐帶，實(shí)現(xiàn)IP核的控制與數(shù)據(jù)處理收發(fā)。應(yīng)用程序通過驅(qū)動(dòng)層將相應(yīng)地址的寄存器置位后，開始1次數(shù)據(jù)傳輸周期[11-12]。1553B IP核讀寫操作流程如圖6所示。

圖6 1次1553B IP核讀/寫操作Fig.6 A 1553B IP core read/write operation

開始1次數(shù)據(jù)傳輸周期后，首先將“開始IP操作寄存器”置位，之后對應(yīng)讀寫操作，分別將“讀操作寄存器”或“寫操作寄存器”置位，之后寫入“寫目標(biāo)地址”、“待寫入數(shù)據(jù)”或“讀目標(biāo)地址”，驅(qū)動(dòng)層循環(huán)查詢讀/寫數(shù)據(jù)成功信號(hào)，數(shù)據(jù)成功后，若為讀數(shù)據(jù)操作，則返回IP核所讀出的數(shù)據(jù)后復(fù)位各寄存器狀態(tài)，寫操作則直接復(fù)位各寄存器，至此1次IP核操作結(jié)束。

3.2 應(yīng)用層軟件設(shè)計(jì)

彈載自測試平臺(tái)應(yīng)用層軟件需要周期性查詢地面測發(fā)控系統(tǒng)發(fā)送的總線測試指令，收到測試命令進(jìn)行測試項(xiàng)目解析后分發(fā)至各模塊開始測試，需要將采集到的各類的接口數(shù)據(jù)按協(xié)議組成對應(yīng)幀結(jié)構(gòu)后，通過總線進(jìn)行下傳，其中包括采集I/O口數(shù)據(jù)、AD模擬量數(shù)據(jù)、RS485數(shù)據(jù)等。應(yīng)用層軟件設(shè)計(jì)流程如圖7所示。

自測試平臺(tái)上電后，首先通過Begin_T()函數(shù)查詢總線自測試開始命令，當(dāng)收到自測試開始指令后，執(zhí)行Scanf_Bus()函數(shù)查詢地面測發(fā)控發(fā)送的測試項(xiàng)目指令，通過解析測試項(xiàng)目，分別向彈上模塊A，B，C發(fā)送RS485，IO以及AD測試指令，其中模塊A測試指令通過485消息發(fā)送，模塊B，C測試開始指令通過約定的GPIO發(fā)送。開始測試指令發(fā)送后，延遲5 ms應(yīng)用程序查詢GPIO以確認(rèn)各模塊返回的的測試結(jié)果準(zhǔn)備好狀態(tài)，當(dāng)收到準(zhǔn)備好狀態(tài)后，讀取各接口的測試數(shù)據(jù)，最后向各測試模塊發(fā)送測試結(jié)束指令EOC_T_Uart()，EOC_T_IO()，EOC_T_AD()，各模塊狀態(tài)復(fù)位。應(yīng)用程序?qū)⒏髂K返回的測試結(jié)果進(jìn)行組幀，通過總線發(fā)送至地面測發(fā)控。

4 自測試平臺(tái)配置方法

系統(tǒng)測試流程由地面測發(fā)控計(jì)算機(jī)控制，第1次測試開始前需要對自測試平臺(tái)進(jìn)行配置，當(dāng)配置完成后，后續(xù)的測試即可直接向自測試平臺(tái)傳輸帶有配置信息校驗(yàn)幀的測試流程碼。測發(fā)控計(jì)算機(jī)向彈上機(jī)上傳武器型號(hào)配置文件，彈上機(jī)收到配置文件后將結(jié)果解析后通過Uart接口傳輸至彈載自測試平臺(tái)，自測試平臺(tái)應(yīng)用程序根據(jù)彈上機(jī)傳輸?shù)呐渲眯畔?，解析出詳?xì)的接口配置信息并記錄相應(yīng)的校驗(yàn)信息，將配置信息寫入PL部分配置寄存器，從而配置自測試平臺(tái)各對外接口通道數(shù)量及通道狀態(tài)。同時(shí)配置信息會(huì)備份至FLASH存儲(chǔ)器中[13-15]。配置完畢即可進(jìn)行正式測試流程，自測試平臺(tái)接收彈上機(jī)下發(fā)的測試流程碼，將測試流程碼通過不同的接口如IO，Uart等分別傳輸至各彈上載荷，各彈上載荷回復(fù)相應(yīng)的測試流程確認(rèn)幀后，進(jìn)入模塊自測試，此時(shí)自測試平臺(tái)同步接收各載荷傳輸?shù)臏y試數(shù)據(jù)或測試結(jié)果，將測試結(jié)果組幀后，通過總線進(jìn)行下傳。整體操作可重復(fù)配置，最大限度降低系統(tǒng)功耗的前提下實(shí)現(xiàn)了在線動(dòng)態(tài)可配置。如圖8所示。

圖8 自測試平臺(tái)配置方法Fig.8 Self-test platform configuration method

5 結(jié)束語

本文基于導(dǎo)彈武器彈載測試系統(tǒng)的通用化、輕小型化需求，提出了基于SOPC的彈載自測試技術(shù)，充分發(fā)揮了FPGA的硬件可編程性、實(shí)時(shí)性、高度集成性、可靠性的特點(diǎn),大大提高了彈載自測試平臺(tái)的通用化和可靠性,并且該系統(tǒng)結(jié)構(gòu)簡單,性能可靠，最后給出了彈載自測試平臺(tái)在線配置方法，配置方法靈活，極大程度上降低了系統(tǒng)測試的成本。

SOPC通用化彈載自測試平臺(tái)需要在實(shí)際應(yīng)用中不斷積累和完善，在以下2方面可以進(jìn)一步改進(jìn)：

(1) SOPC器件的國產(chǎn)化替代，現(xiàn)階段尚無同等資源數(shù)量的SOPC器件替代，可以針對實(shí)際應(yīng)用場合縮減部分資源以實(shí)現(xiàn)器件的國產(chǎn)化；

(2) 擴(kuò)展測試資源，現(xiàn)階段通用化平臺(tái)空余資源仍較為充裕，可以根據(jù)實(shí)際需求進(jìn)行資源橫向擴(kuò)充，以及利用靈活的IP資源進(jìn)行縱向擴(kuò)展。