關(guān)于1.25Gbps并串轉(zhuǎn)換CMOS集成電路研究

黎翠鳳

摘要：伴隨社會經(jīng)濟的持續(xù)化發(fā)展，現(xiàn)代網(wǎng)絡通信系統(tǒng)在此背景下，呈現(xiàn)出迅猛的發(fā)展勢頭。本文圍繞1.25Gbps并串轉(zhuǎn)換互補金屬氧化物半導體（CMOS），首先簡要分析了其芯片結(jié)構(gòu)，探討了其電路，并進行了仿真分析，望能為此領域研究提供學習借鑒。

關(guān)鍵詞：互補金屬氧化物半導體;1.25Gbps;并串轉(zhuǎn)換;集成電路

中圖分類號：TN432 文獻標識碼：A 文章編號：1007-9416（2019）12-0021-01

當前，發(fā)展現(xiàn)代網(wǎng)絡通信系統(tǒng)的核心在于數(shù)據(jù)傳輸速率的提升，以此來最大程度滿足當前高速增長的信息傳遞需要。為了能夠盡快實現(xiàn)此點，業(yè)內(nèi)廣泛開展了超高速集成電路的研究與設計工作，最終目標就是提升網(wǎng)絡系統(tǒng)的傳輸速率，使其達到吉比特率以上?，F(xiàn)階段，數(shù)據(jù)傳輸速率的提升方法，即為并串轉(zhuǎn)換多路低速數(shù)據(jù)。超高速并串轉(zhuǎn)換集成電路多選用的是砷化鎵、雙極硅等工藝，其芯片有著比較大的功耗，且整體制作成本較高;而采用標準CMOS工藝是一套實效性更高的途徑，其有著較小的功耗及較高的集成度，另外，整體制作工藝也比較成熟。當前，有學者已提出了能夠?qū)崿F(xiàn)吉比特率的并串轉(zhuǎn)換CMOS集成電路的方法，本文結(jié)合當前實況，就其芯片結(jié)構(gòu)及電路展開深入分析，現(xiàn)對此作一探討。

1 芯片結(jié)構(gòu)

在整個通信系統(tǒng)當中，8B/10B線性信道編碼能夠映射bits數(shù)據(jù)，使之成為寬度為10bits的碼組，此種編碼憑借轉(zhuǎn)換密度較好、DC平衡及游程長度受限等優(yōu)點，在相關(guān)領域中得到廣泛應用。寬度達10bits的碼組，其并串轉(zhuǎn)換通常由并串轉(zhuǎn)換器來完成，產(chǎn)生串行數(shù)據(jù)（吉比特率），并向光電轉(zhuǎn)換器件發(fā)送，由其進行調(diào)制，然后借助光纖傳輸。

現(xiàn)階段，已有三種并串轉(zhuǎn)換電路實現(xiàn)方式，其一為樹型結(jié)構(gòu)，其二是并行結(jié)構(gòu)，其三為串行結(jié)構(gòu)。針對串行結(jié)構(gòu)而言，其電路結(jié)構(gòu)比較簡單，但其工作需要在全速率時鐘下完成，因而對相相關(guān)工藝有著較高要求。此外，因電路功耗與其工作頻率之間呈正比關(guān)系，所以其功耗比較大。并行結(jié)構(gòu)轉(zhuǎn)換電路借助1：（N-1）占空比的N相位時鐘，選擇多路數(shù)據(jù)，且降低電路工作時鐘，使其僅為串行結(jié)構(gòu)的1/N。還需要指出的是，在此結(jié)構(gòu)當中，于全速率時鐘下，僅需一個觸發(fā)器工作，所以，電路功耗要低于串行結(jié)構(gòu);但在并行結(jié)構(gòu)當中，或者是門扇入系數(shù)出現(xiàn)異常增大，均會降低系統(tǒng)工作速度，如果扇入系數(shù)為10，此時，此結(jié)構(gòu)已經(jīng)不適用于高速系統(tǒng)，另外，于高速電路當中，還會是電路復雜度增加，難度也會隨之增加。而針對高速并串轉(zhuǎn)換樹型結(jié)構(gòu)來講，其實為一種多級樹型結(jié)構(gòu)，雖然能提升系統(tǒng)工作速率，但在對2N位并行數(shù)據(jù)處理方面，卻受到一定限制。所以，需要設計比特位轉(zhuǎn)換電路，把原先10位并行數(shù)據(jù)向2N位并行數(shù)據(jù)轉(zhuǎn)換，這樣方能用樹型結(jié)構(gòu)實現(xiàn)轉(zhuǎn)換功能。但需說明的是，此結(jié)構(gòu)于10路至1路的并串轉(zhuǎn)換當中，存在兩大不足：其一，系統(tǒng)需設置頻率轉(zhuǎn)換電路，產(chǎn)生1.25倍于參考時鐘的頻時鐘。其二，系統(tǒng)需根據(jù)現(xiàn)實需要，增加寄存器組，把10bit位寬向8bit位寬進行轉(zhuǎn)換，然后用三級樹型結(jié)構(gòu)來最終實現(xiàn)此轉(zhuǎn)換;而這會增加電路規(guī)模、功耗及芯片面積。

本文圍繞10路并行數(shù)據(jù)，加盟器分為奇、偶數(shù)組，各自完成5～1路的并串轉(zhuǎn)換，形成兩路串行數(shù)據(jù)，均為625Mbps，這樣能將已知不足給解決掉。需要強調(diào)的是，運用CMOS工藝（0.35μm）的NMOS管，其截至頻率為13.4GHz，能夠證明僅需對串行結(jié)構(gòu)進行優(yōu)化，然后把兩路串行數(shù)據(jù)，均用半速率時鐘工作的2至1路轉(zhuǎn)換單元，來實現(xiàn)樹型結(jié)構(gòu)的快速化轉(zhuǎn)換，此功能便能實現(xiàn)。針對此組合結(jié)構(gòu)設計方法而言，其囊括了樹型結(jié)構(gòu)與串行結(jié)構(gòu)的優(yōu)點，在頻率轉(zhuǎn)換、寄存器組電路均不增加的情況下，便能實現(xiàn)系統(tǒng)工作速率的提升，且能有效解決電路結(jié)構(gòu)簡化、功率降低的目的。

為了提升芯片的集成度，并為時序調(diào)整提供方便，芯片的輸入由兩部分組成，其一為625MHz時鐘（占空比為1：1），其二為10路并行數(shù)據(jù)。若將系統(tǒng)穩(wěn)定性考慮子安誒，本文所設計的分頻器有自啟功能，最終經(jīng)一個時鐘周期，分頻器便能夠進入到正常跳轉(zhuǎn)狀態(tài)，比較穩(wěn)定的產(chǎn)生分頻時鐘，與此同時，芯片輸出的串行數(shù)據(jù)信號為1路吉比特速率。

2 電路分析及仿真

基于比特率集成電路架構(gòu)當中，電路的時延能夠相比于信號的時鐘周期，另外，因時鐘信號上時鐘信號線寄生電容，以及大扇出系數(shù)的性負載，均會造成時鐘樹上各位置的時鐘形成相位畸變，因而會對電路時序造成影響。所以，需實施仿真分析，對時鐘相位進行調(diào)整，且對電路結(jié)構(gòu)進行優(yōu)化，以此來更好的滿足芯片工作時序需要。

在圍繞本系統(tǒng)開展仿真時，信號經(jīng)同步輸入濟邏輯運算處理后，能夠同步輸出。使t0時刻時鐘CLK上升沿，同步對輸入信號進行采樣，把采樣信號向組合邏輯進行適時輸出，且通過傳輸時間tp之后，組合邏輯開始輸出，于穩(wěn)定時間ts后，組合邏輯將穩(wěn)定值輸出。因此，最終可得信號輸出的不穩(wěn)定區(qū)是（t0+tp、t0+ts），穩(wěn)定期（t0+ts、T+tp）。為了能夠正確且同步實現(xiàn)數(shù)據(jù)輸出，所輸出數(shù)據(jù)的穩(wěn)定期長度需>0。

對輸出同步電路的構(gòu)建及保持時間進行深入分析，在時序上，組合邏輯需要滿足：自組合邏輯輸出值至時鐘上升沿所需時間需>輸出同步電路的構(gòu)建時間tsetup，而自時鐘上升沿至組合邏輯完成輸出的時間需>輸出同步電路的保持時間thold，也就是數(shù)據(jù)穩(wěn)定期需>tsetup+thold。因此，在仿真過程中，需對同步電路進行優(yōu)化，使其構(gòu)建時間最短，且保持時間最小。與此同時，將組合邏輯電路的時延減小，以此促進系統(tǒng)工作速度的提升。

通過分析對比，于邏輯電路當中，異或門XOR有著較大延時，因而對系統(tǒng)當中分頻器的工作速度造成了制約。依據(jù)上述分析，對組合邏輯電路進行優(yōu)化，減小其時延，這樣有助于工作速度的提升。所以，本文著重優(yōu)化XOR，將系統(tǒng)工作速度提升問題給解決掉?；陂_關(guān)結(jié)構(gòu)XOR，經(jīng)優(yōu)化所得XOR的電路由四個MOS管組成，仿真結(jié)果得知，通過進行優(yōu)化，此電路有較小的時延，僅0.15ns，而且功耗較小，占用芯片面積較小。經(jīng)模擬，用此XOR分頻器，能夠在2GHz以上頻率上工作。因此，通過對電路結(jié)構(gòu)及器件尺寸進行持續(xù)優(yōu)化，減小邏輯器件于高速工作狀態(tài)下的時延，有助于系統(tǒng)工作速率的提升。

3 結(jié)語

綜上，通過分析超高速并串轉(zhuǎn)換集成電路，設計了串行與樹型相結(jié)合的并串轉(zhuǎn)換結(jié)構(gòu)，并對器件延時所產(chǎn)生的影響進行了分析，進而用高速且容易重用單元電路，最終實現(xiàn)吉比特率并串轉(zhuǎn)換集成電路。經(jīng)仿真分析得知，通過對電路結(jié)構(gòu)即器件尺寸實施優(yōu)化，能減小其高速工作下的時延，有助于提升系統(tǒng)工作速率。

參考文獻

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Research on 1.25gbps Parallel to Serial Conversion CMOS IC

LI Cui-feng

（Ludong University，Yantai? Shandong? 264001）

Abstract：With the sustainable development of social economy， the modern network communication system presents a rapid development momentum in this context. This paper focuses on 1.25gbps parallel to serial conversion complementary metal oxide semiconductor （CMOS）. Firstly， the chip structure is analyzed， the circuit is discussed， and the simulation analysis is carried out， hoping to provide reference for the research in this field.

Key words：complementary metal oxide semiconductor; 1.25gbps; parallel to serial conversion; integrated circuit