一種通用雷達(dá)目標(biāo)模擬器設(shè)計(jì)與實(shí)現(xiàn)?

王 寧

（91336部隊(duì) 秦皇島 066000）

1 引言

雷達(dá)目標(biāo)模擬器作為雷達(dá)模擬測(cè)試平臺(tái)，可用于雷達(dá)載荷的地面測(cè)試。其主要任務(wù)為驗(yàn)證雷達(dá)載荷接口、功能及主要指標(biāo)，其主要功能是接收發(fā)射機(jī)發(fā)射的激勵(lì)信號(hào)，實(shí)時(shí)計(jì)算產(chǎn)生場(chǎng)景回波信號(hào)，饋入雷達(dá)載荷接收機(jī)完成回波模擬。

2 系統(tǒng)工作原理

圖1 系統(tǒng)工作原理圖

雷達(dá)發(fā)射信號(hào)注入模擬器，模擬器對(duì)信號(hào)進(jìn)行采集并數(shù)字下變頻到基帶，基帶信號(hào)和模擬出的目標(biāo)特征（地面、飛機(jī)、艦船等）函數(shù)做卷積（頻域或時(shí)域）運(yùn)算，得到目標(biāo)回波信號(hào)，最后經(jīng)過延遲控制、上變頻之后，將射頻信號(hào)注入到雷達(dá)射頻輸入接口。

3 目標(biāo)產(chǎn)生原理

雷達(dá)目標(biāo)回波信號(hào)包含了目標(biāo)對(duì)于雷達(dá)的距離（時(shí)延）和速度（多普勒）信息［1］。

3.1 點(diǎn)斜距與雙程時(shí)延計(jì)算

圖2 點(diǎn)斜距與雙程時(shí)延圖

假設(shè)目標(biāo)數(shù)為2，則設(shè)雷達(dá)與目標(biāo)的距離為Rs1，Rs2，每幀都需要計(jì)算雷達(dá)與目標(biāo)間的斜距。由圖可知，Rs的計(jì)算如下式：

3.2 多普勒調(diào)制

通過雷達(dá)與目標(biāo)的距離信息R()n以及雷達(dá)信號(hào)波長(zhǎng)（或載波頻率），可實(shí)時(shí)計(jì)算出多普勒頻率

4 硬件設(shè)計(jì)

圖3 系統(tǒng)硬件組成圖

系統(tǒng)基于PXIe總線架構(gòu)，由射頻模塊、基帶處理模塊、主控模塊、顯控組成。射頻模塊、基帶處理模塊、主控模塊集成在一個(gè)機(jī)箱內(nèi)，通過系統(tǒng)總線實(shí)現(xiàn)相互通信［2～4，8］。

射頻模塊接收雷達(dá)基準(zhǔn)時(shí)鐘，生成基帶處理模塊需要的采樣時(shí)鐘和工作時(shí)鐘。射頻模塊接收輸入信號(hào)完成下變頻處理后給基帶處理模塊AD中頻采樣；接收基帶處理模塊DA中頻輸出，完成上變頻處理。

基帶處理模塊包含高速ADC、DAC、高性能FPGA、高速大容量緩存。ADC可對(duì)中頻信號(hào)進(jìn)行采樣，采樣結(jié)果可延遲并調(diào)制多普勒后送到DA輸出。DAC可轉(zhuǎn)換經(jīng)過延遲和多普勒調(diào)制后的ADC采樣的信號(hào)，產(chǎn)生中頻輸出信號(hào)?；鶐幚砟K上具有同步脈沖接口，用于控制工作時(shí)序?；鶐幚砟K通過系統(tǒng)總線接收來自主控模塊的目標(biāo)參數(shù)。

主控模塊通過系統(tǒng)總線對(duì)射頻模塊、基帶處理模塊進(jìn)行參數(shù)配置，同時(shí)監(jiān)控機(jī)箱內(nèi)各個(gè)模塊的工作運(yùn)行狀態(tài)。

主控模塊外接鼠標(biāo)、鍵盤和顯示器（顯控），運(yùn)行主控程序，提供人機(jī)界面，控制系統(tǒng)的工作。

5 工作流程

用戶在主控軟件上設(shè)置目標(biāo)模型參數(shù)、雷達(dá)參數(shù)后，進(jìn)行目標(biāo)軌跡計(jì)算，并按照幀格式形成參數(shù)文件，下載到基帶處理模塊中。

目標(biāo)模擬開始工作后，基帶處理模塊首先采集雷達(dá)輸出的發(fā)射信號(hào)，然后根據(jù)下載的參數(shù)對(duì)采集信號(hào)進(jìn)行延遲線調(diào)制，包括延遲處理，多普勒調(diào)制、幅度調(diào)制。

基帶處理模塊完成基于可調(diào)數(shù)字延遲線的實(shí)時(shí)目標(biāo)調(diào)制后，在同步脈沖信號(hào)的時(shí)序控制下，進(jìn)行中頻回波信號(hào)DAC播放。

圖4 系統(tǒng)工作流程圖

圖5 算法流程圖

6 算法實(shí)現(xiàn)

模擬器接收雷達(dá)發(fā)射信號(hào)，經(jīng)過變頻器后，變?yōu)橹蓄l信號(hào)，ADC采集中頻信號(hào)，并進(jìn)行中頻數(shù)字化下變頻處理。模擬器根據(jù)上位機(jī)下載的參數(shù)進(jìn)行實(shí)時(shí)參數(shù)計(jì)算，同時(shí)根據(jù)計(jì)算好的參數(shù)對(duì)雷達(dá)信號(hào)進(jìn)行延遲線調(diào)制，包括延遲處理，多普勒調(diào)制、幅度調(diào)制得到目標(biāo)回波基帶信號(hào)。模擬器將目標(biāo)回波基帶信號(hào)進(jìn)行正交混頻變?yōu)橹蓄l信號(hào)，通過DAC播放，并通過變頻器，變?yōu)樯漕l信號(hào)輸出［6～7］。

6.1 數(shù)字上/下變頻

數(shù)字化下變頻通過數(shù)字正交混頻、FIR抽取濾波，將中頻信號(hào)變?yōu)镮、Q基帶信號(hào)［10］。

圖6 數(shù)字化下變頻圖

數(shù)字化上變頻通過FIR插值濾波和數(shù)字正交混頻，將數(shù)字延遲處理后的基帶信號(hào)變?yōu)橹蓄l信號(hào)。

圖7 數(shù)字化上變頻圖

6.2 數(shù)字延遲線

基帶數(shù)據(jù)緩存在FPGA片外DDR3緩存上，需要作回波信號(hào)計(jì)算時(shí)從DDR3緩存中讀取I1、Q1數(shù)據(jù)至FPGA片內(nèi)RAM緩存上，從RAM緩存讀取數(shù)據(jù)時(shí)需根據(jù)點(diǎn)目標(biāo)的延遲參數(shù)作延遲控制，得到I2、Q2 數(shù)據(jù)［5，8～9，11～12］。

隨后對(duì)I2、Q2數(shù)據(jù)作幅相調(diào)制處理，即作復(fù)數(shù)乘法。乘以Si+jSq這個(gè)復(fù)數(shù)表示對(duì)信號(hào)作幅度和相位調(diào)制（多普勒調(diào)制），Si+jSq根據(jù)由參數(shù)控制模塊獲得多普勒參數(shù)、幅度參數(shù)，然后由DDS模塊生成。

圖8 數(shù)字延遲線圖

由FPGA根據(jù)參數(shù)文件中的相對(duì)距離參數(shù)和獲得的載波頻率根據(jù)公式：實(shí)時(shí)計(jì)算得到多普勒頻率相位控制字，該相位控制字驅(qū)動(dòng)后面的DDS模塊得到多普勒相位。

6.3 工作時(shí)序

模擬器接收外部的同步脈沖，進(jìn)行系統(tǒng)工作的時(shí)序控制。模擬器接收外部的同步脈沖并開始接收AD采集并數(shù)字化下變頻處理后的數(shù)據(jù)，進(jìn)行延遲計(jì)數(shù)，通過計(jì)數(shù)值控制何時(shí)開始產(chǎn)生目標(biāo)回波。

圖9 系統(tǒng)工作時(shí)序圖

7 結(jié)語

本模擬器基于模塊化、軟件化的思想進(jìn)行設(shè)計(jì)。采用PXIe標(biāo)準(zhǔn)總線模塊，方便設(shè)備的擴(kuò)展和升級(jí)；使用FPGA作為核心處理器件，通過加載不同的軟件波形，可實(shí)現(xiàn)單/多目標(biāo)，不同信號(hào)體制雷達(dá)的目標(biāo)回波信號(hào)模擬；通過目標(biāo)回波模擬的數(shù)字化，實(shí)現(xiàn)設(shè)備的高精度、高可靠性和低成本。經(jīng)過工程驗(yàn)證，該模擬器具有很好的實(shí)用價(jià)值。