基于V93000的現(xiàn)場可編程門陣列測試時間優(yōu)化方法

肖艷梅，陸 鋒，解維坤

(1. 江南大學 物聯(lián)網工程學院，江蘇 無錫 214122；2. 中國電子科技集團公司第五十八研究所，江蘇 無錫 214035)

0 引 言

現(xiàn)場可編程門陣列(FPGA)已成為當前電子系統(tǒng)中廣泛使用的數(shù)字芯片之一，其質量及可靠性要求越來越高，使得對FPGA的測試需求越來越大. 隨著FPGA規(guī)模發(fā)展到千萬門級甚至是億萬門級，配置向量越來越大，測試數(shù)據量將非常龐大，這不僅對測試儀的傳輸帶寬、存儲深度、頻率提出了更高的要求，而且也大大增加了測試時間.

目前的研究大多從測試壓縮的角度出發(fā)，通過減少測試數(shù)據量來減少測試時間，提高測試效率. 如文獻[1]～[3]介紹了測試激勵和測試響應壓縮編碼算法[1-3]等，這些測試壓縮方法都需要在待測芯片內部增加解壓縮電路； 文獻[4]提出FPGA多幀寫位流壓縮方法，不需要在芯片內部增加解壓縮電路[4]，達到了很好的壓縮效果，但是應用到更大規(guī)模的FPGA芯片測試中，測試時間仍舊是可觀的.

本文從配置時間開銷的角度出發(fā)，提出基于V93000 SoC測試系統(tǒng)的4X配置方式與FPGA多幀寫位流壓縮相結合的方法，對FPGA編程下載時間進行優(yōu)化，提高在系統(tǒng)配置速度，從而降低測試成本.

1 FPGA配置模式及配置流程

1.1 FPGA配置模式選擇

基于自動測試設備(Automatic test equipment，ATE)對FPGA進行測試時，加載測試配置時間往往是加測試向量時間的數(shù)百倍，因而對配置模式的選擇尤其重要. 如表 1 所示：FPGA配置模式主要分為主串、從串、主并、從并模式和邊界掃描模式. 本文選擇從并配置模式進行FPGA配置，這是因為從模式的時鐘CCLK可同時從外部提供，對下載時序的要求比主模式簡單得多，而且并行模式可以使用D0～D31數(shù)據位并行下載，節(jié)省時間.

表 1 FPGA配置模式

1.2 FPGA配置流程

FPGA的配置是加載設計規(guī)定的編程數(shù)據到一個或多個器件的運行過程，以定義器件內部功能塊與其互連的功能[5]. FPGA配置過程主要有4個步驟：清除配置存儲器、初始化、配置及啟動[6]，配置流程如圖 1 所示.

圖 1 FPGA配置流程Fig.1 The configuration flow of FPGA

2 基于V93000的4X配置方式與測試實現(xiàn)

2.1 4X配置方式

V93000是定位于測試高速、高精度SoC芯片的測試平臺，每根通道都有自己獨立的向量存儲、施加和測量單元[7]. V93000的測試信號是由測試時序和測試向量合成的[8]，其中測試時序定義了被測器件(DUT)的信號周期和測試波形，以及每個測試波形相應定時沿(輸入驅動沿d1,d2,d3,d4，輸出比較沿r1,r2,r3,r4)的時間點[9]. 基于V93000的4X配置方式是：通過在一個周期內設置4個數(shù)據驅動沿完成4位向量的輸入，4個輸出比較沿完成各個輸出信號的采樣和比較. 4X配置方式的數(shù)據讀取速度是一般配置方式下的4倍，測試配置的編程下載時間將大大減少，同時每個通道可容許的向量深度是現(xiàn)有向量深度的4倍.

圖 2 為4X模式示意圖，表示在T0～T1一個周期內，時鐘引腳CCLK的邏輯值為“1111”(由于時鐘是脈沖信號，每個脈沖時鐘需要 2個時間驅動來完成，相應的在4X模式下時鐘需要8個驅動沿[10])，數(shù)據輸入腳的邏輯值為“0110”，4個輸出比較沿對輸出引腳進行采樣. 圖 3 為基于ATE的一般配置方式及4X配置方式得到的配置向量.

圖 2 4X配置方式示意圖Fig.2 Schematic diagram of 4X configuration mode

圖 3 一般配置方式及4X配置方式下的配置向量Fig.3 Configuration vectors in general configuration and 4X configuration mode

2.2 測試實現(xiàn)

為了驗證4X配置方式下的測試時間優(yōu)化效果，本文選取Xilinx公司Virtex-7系列千萬門級FPGA-XC7VX485T[11]電路的一段LVCMOS15電平模式配置向量進行測試. 該配置文件大小為410 M，如此大的數(shù)據量要求找到一種快速配置方式來滿足向量深度以及測試時間的需求.

選擇32 b從并配置模式，采用一般配置方式對FPGA進行在系統(tǒng)配置. 該電平模式下的單次配置時間為1.047 s，實驗數(shù)據如圖 4 所示.

圖 4 一般配置方式測試結果Fig.4 Test results of general configuration mode

選擇32 b從并配置模式，采用4X配置方式對FPGA進行在系統(tǒng)快速配置. 該電平模式下的單次配置時間為271.329 ms，實驗數(shù)據如圖 5 所示.

圖 5 4X配置方式測試結果Fig.5 Test results of 4X configuration mode

實驗數(shù)據表明：采用4X配置方式，F(xiàn)PGA的單次配置時間由1.047 s壓縮到271.329 ms，測試時間是一般配置方式的25.9%，配置時間減少了74.1%，說明該方法是優(yōu)化測試時間的有效方法. 但是FPGA單次測試時間依舊在幾百毫秒量級，對于需要多次配置的FPGA來說，該方法不能滿足量產測試對于測試時間的要求.

本文將V93000的4X配置方式與FPGA的多幀寫位流壓縮相結合，對配置向量進行壓縮，降低對測試系統(tǒng)向量空間的需求，對單次配置時間進行進一步優(yōu)化.

3 多幀寫位流壓縮與測試實現(xiàn)

3.1 FPGA多幀寫位流壓縮

多幀寫位流壓縮方式是對FPGA配置位流文件進行壓縮. 該方法以行為單位，通過統(tǒng)計位流文件中配置數(shù)據相同的幀，并將這些相同的幀放在一起進行配置，先以普通模式配置第一幀，接著用壓縮方式配置其余幀，而不是嚴格按照幀地址順序進行配置，并且不需要在芯片內部構建解壓縮電路. 位流壓縮的原理如圖 6 所示.

圖 6 位流壓縮原理Fig.6 The principle of bitstream compression

3.2 測試實現(xiàn)

同樣以Xilinx公司Virtex-7系列千萬門級FPGA-XC7VX485T電路的一段LVCMOS15電平模式下的配置向量為例，對4X配置方式與FPGA的多幀寫位流壓縮相結合的測試方法的測試時間優(yōu)化效果進行驗證.

圖 7 多幀寫位流壓縮+4X配置方式測試結果Fig.7 Test results of combining multi frame write bitstream compression with 4X configuration mode

選擇32 b從并配置模式, 4X配置方式下, 結合多幀寫位流壓縮方式, 對FPGA進行在系統(tǒng)快速配置. LVCMOS15電平模式的配置時間為47.834 ms, 實驗數(shù)據如圖 7 所示.

實驗數(shù)據表明：在4X配置方式的基礎上, 采用FPGA的位流壓縮方法, 配置時間由271.329 ms 減少到47.834 ms, 成功地把單次配置時間控制在了100 ms以內, 測試時間壓縮了82.4%. 即采用V93000的4X配置方式與FPGA的位流壓縮相結合的方法, FPGA的單次配置時間由1.047 s減少到47.834 ms, 測試時間壓縮了95.5%. 該方法大大減少了FPGA的在系統(tǒng)配置時間, 提高了測試效率, 節(jié)約成本, 滿足了大容量FPGA測試對于測試時間的要求.

4 結束語

本文介紹了FPGA配置模式以及配置流程, 從配置時間開銷的角度出發(fā), 首先采用Advantest公司的V93000 SoC測試系統(tǒng)的4X配置方式對單次配置時間進行優(yōu)化. 測試數(shù)據表明：配置時間減少了74.1%, 是優(yōu)化測試時間的有效方法. 但是FPGA單次測試時間依舊保持在幾百毫秒量級, 不能滿足量產測試對于測試時間的要求. 進一步提出V93000的4X配置方式與FPGA的位流壓縮相結合的方法, FPGA的單次配置時間由1.047 s減少到47.834 ms, 測試時間壓縮了95.5%, 大大提高了FPGA在系統(tǒng)配置速度, 解決了FPGA測試數(shù)據配置與測試時間的矛盾. 研究結果可為高性能大容量FPGA測試時間提供一種新的優(yōu)化方法.