從7nm到3nm，從SoC到SoIC 臺(tái)積電生產(chǎn)工藝展望

半導(dǎo)體工藝是集成電路發(fā)展的核心技術(shù)之一，近日，在日本舉行的2019年VLSI研討會(huì)和之前召開的SEMOCONWeSt 2019兩大研討會(huì)上，臺(tái)積電公布了大量有關(guān)自家7nm后的生產(chǎn)工藝，以及最新的SOIC堆疊封裝技術(shù)發(fā)展的相關(guān)資料，國外媒體WikiChip FUSE也對此進(jìn)行了詳細(xì)介紹。本刊特別對這篇文章進(jìn)行了專業(yè)的翻譯，以讓讀者了解未來數(shù)年半導(dǎo)體工業(yè)的發(fā)展趨勢，那么我們什么時(shí)候能用上5nm，甚至3nm工藝的處理器？未來除了閃存芯片，其他芯片也會(huì)走上垂直堆疊的道路嗎？

臺(tái)積電是全球最大的半導(dǎo)體代工企業(yè)，其工藝制程的發(fā)展對全球未來數(shù)年半導(dǎo)體產(chǎn)業(yè)和集成電路發(fā)展都有著重要的影響。一直以來，臺(tái)積電都在先進(jìn)工藝和技術(shù)上不斷投入巨資，大力加強(qiáng)研發(fā)，隨著時(shí)間推移，臺(tái)積電也逐漸占據(jù)了先進(jìn)制程的領(lǐng)先地位，2018年更是推出了全新的7nm以及更先進(jìn)的工藝。那么，臺(tái)積電在2019年乃至以后的工藝和技術(shù)演進(jìn)應(yīng)該如何發(fā)展呢？根據(jù)臺(tái)積電在業(yè)內(nèi)研討會(huì)上公布的一些資料，臺(tái)積電不但布局了7nm、5nm的技術(shù)和工藝，還在未來的3nm以及更先進(jìn)制程上做出了一定的研究。

7nm時(shí)代：多種工藝齊上陣

臺(tái)積電目前最先進(jìn)的工藝節(jié)點(diǎn)被稱作N7，也就是商業(yè)化宣傳中的7nm節(jié)點(diǎn)。臺(tái)積電認(rèn)為N7是目前最先進(jìn)的邏輯工藝。對臺(tái)積電的技術(shù)路線圖而言，7nm節(jié)點(diǎn)是16nm節(jié)點(diǎn)之后一個(gè)重要的全新節(jié)點(diǎn)，它的進(jìn)步是全方位的。之前的10nm節(jié)點(diǎn)屬于一個(gè)半代節(jié)點(diǎn)，甚至主要用于為7nm節(jié)點(diǎn)研發(fā)技術(shù)。橫向?qū)Ρ葋砜?，臺(tái)積電的7nm節(jié)點(diǎn)在很大程度上可以和英特爾的10nm節(jié)點(diǎn)，以及三星的7nm節(jié)點(diǎn)相媲美。和臺(tái)積電自己的16nm技術(shù)相比的話，7nm節(jié)點(diǎn)的工藝大約在相同功耗下提升了35%-40%的速度或者在相同性能下帶來了只有原工藝65%的功耗表現(xiàn)。

臺(tái)積電7nm工藝概述

臺(tái)積電的7nm工藝節(jié)點(diǎn)擁有大量的新技術(shù)，包括第四代FinFET，第五代高K金屬門、3.3倍的路由門電路密度，金屬鈷的使用以及關(guān)鍵層采用的SADP技術(shù)。此外，采用后柵極和雙柵極氧化工藝也是7nm工藝節(jié)點(diǎn)的特征。

在制程方面，臺(tái)積電7nm工藝?yán)^續(xù)使用了深紫外DUv 193nm ArF沉浸式光刻技術(shù)。實(shí)際上，這項(xiàng)技術(shù)在7nm制造的應(yīng)用中已經(jīng)帶來了一些局限，并影響了制造過程，同時(shí)也帶來了一些獨(dú)特的設(shè)計(jì)規(guī)格。根據(jù)臺(tái)積電的數(shù)據(jù)，7nm工藝下柵極間距已經(jīng)縮小至57nm，互聯(lián)間距則固定在40nm以便在SADP點(diǎn)處保持較高的光刻投影圖形品質(zhì)。

此外，臺(tái)積電的7nm工藝在晶體管輪廓方面也進(jìn)行了增強(qiáng)。和英特爾一樣，臺(tái)積電在溝槽的觸點(diǎn)上引入了新的金屬鉆進(jìn)行填充，取代了之前的鎢金屬。鉆是一種比較脆和硬的金屬，穩(wěn)定性也比較出色。在這里使用鈷可以降低50%的電阻，從而降低無謂的能量消耗。

在具體的工藝實(shí)現(xiàn)上，新的7nm工藝通過調(diào)整鰭片間距和高度之間的比例，使得晶體管體積變小，自然使得最終芯片面積變得更小，并更節(jié)約成本。當(dāng)然，繼續(xù)縮小鰭片寬度可能會(huì)帶來更窄的通道，這需要同時(shí)提高鰭片高度以保持門接觸面的實(shí)際有效寬度，同時(shí)也能夠改善短溝道特性和亞閾值斜率（即Ieff/Ceff），并降低整體電容寄生效應(yīng)?？傮w而言CV/I類型的器件延遲依舊更為出色，因?yàn)橹T如Cgate和Cov這樣的固有電容依舊和Ieff成比例存在。

臺(tái)積電在7nm工藝上采用的另外一種縮放方案是調(diào)整了有效寬度，這個(gè)數(shù)值被稱為Weff。從圖中可以看到，7nm工藝節(jié)點(diǎn)的有效寬度Weff值為3.5，遠(yuǎn)高于16nm的1.7左右。此外7nm工藝還帶來了一些多電壓特征值的器件，其Vt范圍為200mV。

臺(tái)積電還提到了旗下7nm工藝的一個(gè)重要特性，那就是它的缺陷密度改善情況。一般來說，工藝在使用早期，由于技術(shù)熟練程度、應(yīng)用規(guī)律掌握情況甚至材料配比等問題，總會(huì)在最終完成的晶圓上出現(xiàn)這樣那樣的缺陷，用于衡量缺陷出現(xiàn)頻率的參數(shù)，被稱為缺陷密度。缺陷密度是影響最終半導(dǎo)體產(chǎn)品良率的最直接原因之一。高缺陷密度肯定會(huì)導(dǎo)致低良率，從而帶來較高的生產(chǎn)成本。因此，降低缺陷密度提高良率是半導(dǎo)體在不斷發(fā)展和演進(jìn)中非常重要的課題。

根據(jù)臺(tái)積電的數(shù)據(jù)，以N16/N20也就是16nm和20nm的相關(guān)工藝為例，缺陷密度在早期較高，在大規(guī)模量產(chǎn)時(shí)（HVM），也處于中高水平，但是已經(jīng)有明顯下降。之后隨著量產(chǎn)時(shí)間不斷延長，臺(tái)積電不斷改進(jìn)制造的各個(gè)方面，經(jīng)過多個(gè)季度的調(diào)整后，缺陷密度隨之下降至可接受水平并保持在低水平狀態(tài)。另外，臺(tái)積電的數(shù)據(jù)還顯示，10nm工藝在大規(guī)模量產(chǎn)時(shí)間節(jié)點(diǎn)之前的第二個(gè)季度，其缺陷密度甚至可能高達(dá)80%以上，基本無法提供滿意的良率，但是這個(gè)數(shù)據(jù)隨后大幅度降低并在大規(guī)模量產(chǎn)時(shí)降低至35%左右。

臺(tái)積電感到尤為滿意的則是7nm工藝的缺陷密度數(shù)據(jù)。7nm工藝在移動(dòng)客戶的較小芯片上使用時(shí)，大規(guī)模量產(chǎn)期間的缺陷密度甚至低于10nm工藝的同期數(shù)據(jù)，并最終改善至和10nm、16nm同期工藝相當(dāng)甚至更低的數(shù)值，同時(shí)數(shù)值還在進(jìn)一步降低。對HPC客戶而言，當(dāng)芯片尺寸大于250平方毫米時(shí)，這種被稱為“大核心”的產(chǎn)品使用7nm工藝時(shí)缺陷密度表現(xiàn)甚至更為出色，已經(jīng)遠(yuǎn)低于16nm工藝在同時(shí)期的水平，令人驚訝。

最后臺(tái)積電還介紹了相關(guān)財(cái)務(wù)情況。由于7nm工藝昂貴的成本，因此臺(tái)積電的財(cái)務(wù)數(shù)據(jù)顯示，7nm工藝的需求在過去半年中略有下降，下降幅度大約為1%，臺(tái)積電絕大部分收入依舊來自成熟的16nm節(jié)點(diǎn)。不過，今年第二季度的晶圓出貨量略有增長，可能會(huì)帶動(dòng)7nm等工藝進(jìn)一步提升產(chǎn)量，臺(tái)積電認(rèn)為7nm將會(huì)在全年帶來25%的收入。

增強(qiáng)版7nm工藝：N7P工藝

臺(tái)積電在7nm工藝上不斷地推出新的產(chǎn)品。在臺(tái)積電的描述中，上文所介紹的目前已經(jīng)投入生產(chǎn)的7nm工藝被稱為N7，臺(tái)積電接下來將推出一種新的N7P工藝，全稱是N7Performance-enhanced，也就是N7性能增強(qiáng)版工藝。N7P工藝還有其他的一些名稱，比如第二代7nm工藝，或者“7nm year 2”。但是，N7P和N7+工藝是完全不同的兩種工藝，最好不要將其混淆。

根據(jù)臺(tái)積電的說明，N7P工藝本質(zhì)上是N7工藝的加強(qiáng)版，依舊采用DUV深紫外沉浸式光刻技術(shù)，其IP和N7完全兼容，并使用完全相同的設(shè)計(jì)規(guī)則。不過N7P引入了FEOL和MOL優(yōu)化，能夠在相同功率下提高7%的性能，或者在相同的性能下帶來10%的功耗優(yōu)勢。所謂FEOL，是指Front-End ofLine生產(chǎn)前道工序優(yōu)化，MOL是指生產(chǎn)中間工序優(yōu)化，其中前者和器件性能有關(guān)，后者和互聯(lián)等性能有關(guān)。通過這些工藝上的細(xì)微優(yōu)化，新的N7P能夠帶來更好的表現(xiàn)。

引入EUV：N7+工藝

EUV極紫外光刻是目前先進(jìn)半導(dǎo)體制造工藝的重中之重。不過受制于EUV在產(chǎn)能和良率方面的困擾，在目前EUV難以在芯片光刻的整個(gè)過程中使用。臺(tái)積電在7nm上也規(guī)劃了使用EUV技術(shù)的版本，那就是N7+。

N7+工藝的特點(diǎn)在于，在八個(gè)關(guān)鍵層上，臺(tái)積電使用了EUV光刻，而其他普通層則依舊使用DUV光刻完成，這有助于降低成本和提高效能。臺(tái)積電宣稱，N7+工藝已經(jīng)在今年第二季度進(jìn)入了量產(chǎn)階段，目前產(chǎn)量和N7工藝相當(dāng)。和N7工藝相比，一些數(shù)據(jù)顯示N7+工藝的密度達(dá)到了前者的1.2倍，并且在相同功率下能夠提供高出10%的性能，或者在同等性能下能夠降低15%的功耗。雖然紙面數(shù)據(jù)顯示N7+的效能要略好于N7P，但是考慮到N7+采用了EUV后需要重做芯片的整個(gè)物理實(shí)施部分，包括全新的EUV掩膜等，那么N7+的性價(jià)比可能需要進(jìn)一步衡量。

改進(jìn)EUV：N6工藝

N6工藝是全新的工藝名稱，其技術(shù)架構(gòu)和N7完全兼容，不過商品名可能會(huì)改成6nm以方便宣傳并展示差異。從技術(shù)角度來看，N6工藝相當(dāng)于全面采用EUV技術(shù)的N7工藝，它計(jì)劃比N7+工藝多使用一個(gè)EUV層。在設(shè)計(jì)規(guī)則方面，N6和N7是完全兼容的，這將吸引大量的客戶遷移至N6工藝。

N6工藝的發(fā)布時(shí)間要比更先進(jìn)的全代工藝N5（后文有介紹）甚至更晚一些，因此引入了很多N7+和N5工藝的經(jīng)驗(yàn)，比如比N7更快的EDA參考流程、填充算法等。N7設(shè)計(jì)人員還可以直接使用N6的標(biāo)準(zhǔn)單元庫來重新流片，并且加入了新的PODE聚擴(kuò)散邊以及CNOD連續(xù)擴(kuò)散等技術(shù)，帶來最多18%的晶體管密度改善。N6工藝還引入了一個(gè)獨(dú)特的MO路由，這個(gè)新的MO路由可以用作局部互聯(lián)，用于連接多Fin器件的源極或者漏極節(jié)點(diǎn)，并且在單元內(nèi)連通部分通用的nFET和pFET節(jié)點(diǎn)。

N6工藝在2020年第一季度開始風(fēng)險(xiǎn)試產(chǎn)，并在2020年底之前開始大規(guī)模生產(chǎn)。臺(tái)積電留下了比較充足的時(shí)間用于制程調(diào)校和良率提升。目前看來，從DUV遷移到EUV，N6工藝在競爭力和性能上應(yīng)該是獨(dú)具一格的。

5nm和3nm時(shí)代：靠近極限，突破極限

5nm節(jié)點(diǎn)是7nm節(jié)點(diǎn)之后的一個(gè)全代節(jié)點(diǎn)，臺(tái)積電在5nm節(jié)點(diǎn)上動(dòng)作很快，已經(jīng)在2019年第一季度進(jìn)入了風(fēng)險(xiǎn)試產(chǎn)，可能在2020年上半年將發(fā)布可以進(jìn)入大規(guī)模量產(chǎn)階段的工藝。臺(tái)積電稱這項(xiàng)新的工藝為N5，并且表示N5將在更多層上廣泛使用EUV技術(shù)，產(chǎn)量上也能得到保證。

和N7工藝相比，臺(tái)積電的N5工藝可以提供最高1.8倍的邏輯密度。性能方面，相比N7，N5可以在相同功率下提高15%的性能，或者在相同的性能下降低30%的功耗。和N7一樣，N5工藝將有2個(gè)版本，分別面向移動(dòng)處理器（N5）和高性能處理器（N5P）。面向高性能產(chǎn)品（HPC）的N5P工藝將提供額外的選項(xiàng)，和N7相比，高性能版本的N5工藝將提升最多25%的性能。和N5相比，高性能的N5P在同等功率下將提高7%的性能，或者同等性能下降低15%功耗。不過時(shí)間上N5P要晚一些，大約在N5之后一年才能提交客戶進(jìn)行生產(chǎn)，也就是2020年底或者2021年初。

另外一些資料顯示，臺(tái)積電在N5工藝上使用了新的兩倍密度低K介電材料金屬反應(yīng)離子蝕刻，用于取代目前采用銅金屬的類似工藝，實(shí)現(xiàn)金屬間距小于30um，降低銅互連的電阻率。另外，臺(tái)積電還帶來了局部NIN電容改進(jìn)，有助于解決由于較高的柵極密度而增加的電流等。

在N5之后，臺(tái)積電還在積極研發(fā)3nm工藝。預(yù)計(jì)在2022年左右推出，代號(hào)N3。雖然之前包括英特爾、臺(tái)積電、三星等廠商都在考慮使用諸如GAA等新的工藝形態(tài)解決更小尺度晶體管的性能和制造問題，但是也有一些證據(jù)表明目前的FinFET依舊存在潛力可挖。根據(jù)目前的情況來看，臺(tái)積電在3nm階段還是會(huì)使用FinFET，后續(xù)工藝才會(huì)考慮諸如GAA等新的制造方法。

在3nm之后，臺(tái)積電暫時(shí)沒有給出詳細(xì)的規(guī)劃。不過在新的Hotchips大會(huì)上，臺(tái)積電展望了未來的工藝技術(shù)發(fā)展。在3nm乃至未來的技術(shù)發(fā)展中，包括碳納米管（1.2nm尺度）、二維層狀材料等都有助于使得晶體管更小、更快。此外，相變內(nèi)存、旋轉(zhuǎn)力矩轉(zhuǎn)移、隨機(jī)存取內(nèi)存等技術(shù)可以和處理器一起封裝，加快數(shù)據(jù)傳遞的速度等。臺(tái)積電宣稱在2050年，晶體管制造工藝將來到0.1nm級(jí)別，也就是氫原子尺度。

更高的集成度、更強(qiáng)的性能下一代封裝技術(shù)

無論是制造工藝的發(fā)展，還是封裝技術(shù)的發(fā)展，都源自對芯片級(jí)解決方案需求的不斷增長。由于成本限制和良率等原因，目前的芯片級(jí)解決方案發(fā)展已經(jīng)逐漸向著分化的方向邁進(jìn)。目前產(chǎn)品的芯片制造需求往往有以下三個(gè)方面：首先是出于良率和分級(jí)的目的，一個(gè)大型的芯片解決方案將被分解為多個(gè)小芯片方案;其次，利用較老的工藝和模擬工藝來實(shí)現(xiàn)SoC的其他節(jié)點(diǎn)制造，以節(jié)約成本;第三則是通過HBM等組件完成更高的系統(tǒng)集成。

面對這樣的市場和技術(shù)需求，臺(tái)積電也提供了一系列解決方案。其中，晶圓級(jí)系統(tǒng)集成WLSI平臺(tái)將面對移動(dòng)SoC到高性能計(jì)算的所有產(chǎn)品。另一種“芯片-晶圓-基板”（CoWoS）技術(shù)則是面向人工智能、網(wǎng)絡(luò)處理器以及高性能計(jì)算產(chǎn)品。第三種也就是集成扇出封裝（InFo）將面向網(wǎng)絡(luò)和移動(dòng)應(yīng)用、HPC等不同場合。

面向5G時(shí)代——InFo遍地開花

臺(tái)積電的InFo封裝是其通用扇出品圓級(jí)封裝FOWLP的解決方案之一，根據(jù)不同場合還有不同的方案可供選擇。InFo使用密集的重布線層RDL和Fine Pitch穿過晶圓上的過孔，并配合集成扇出襯底（InFo_OS）、內(nèi)存封裝襯底（FnFo_HS）以及InFo超高密度（InFo_UHD），實(shí)現(xiàn)對高性能移動(dòng)設(shè)備、網(wǎng)絡(luò)芯片以及高性能計(jì)算等不同應(yīng)用的兼容和適配。對于5G移動(dòng)平臺(tái)，臺(tái)積電也拿出了不同的方案，比如InFo POP用于移動(dòng)計(jì)算處理器，使用InFo_AiP用于針對RF前端模塊也就是FEM。針對基帶調(diào)制解調(diào)器，臺(tái)積電也準(zhǔn)備了多堆棧方案也就是Nulti-stack（MUST）。

更高帶寬的3D-MIM封裝

雖然目前InFo封裝以其針對性和便利性逐漸成為封裝選擇的主流，但是在一些場合InFo依舊存在問題。比如InFO_POP封裝技術(shù)，最早是應(yīng)用于蘋果的A10處理器（之前的處理器采用的是傳統(tǒng)的POP封裝）。但是，受制于面積、引腳數(shù)量、通孔等問題，InFO_POP封裝后，產(chǎn)品的內(nèi)存帶寬難以進(jìn)一步提升。

在蘋果A10時(shí)代，內(nèi)存帶寬問題可能沒有那么突出，但是在即將到來的5G和AI、邊緣計(jì)算、移動(dòng)計(jì)算時(shí)代，內(nèi)存帶寬成了根本需求，因?yàn)檫@些技術(shù)本質(zhì)上就要求更高的內(nèi)存帶寬。為了解決這個(gè)問題，臺(tái)積電宣布了InFo技術(shù)的更新版本也就是3D-MUST-in-MUST封裝技術(shù)，簡稱為3D-MiM。3D-MiM和InFo存在一些技術(shù)上的共通之處，兩者都是通過高密度的重布線層RDL和更小間距的Rne Pitch TIVs（InFoWLS），實(shí)現(xiàn)了多個(gè)垂直堆疊的存儲(chǔ)芯片的集成。在這種封裝中，I/O部分暴露在芯片的邊緣側(cè)，存儲(chǔ)芯片通過層疊的方式連接至SoC，形成一個(gè)比較寬大的I/O區(qū)域，能夠帶來更大的傳輸帶寬。

臺(tái)積電給出了一些3D-MiM封裝的案例。在這些例子中，一個(gè)長寬分別為15毫米、高度為5毫米的芯片內(nèi)，集成了16顆存儲(chǔ)芯片和對應(yīng)的SoC，與傳統(tǒng)采用倒裝式封裝的工藝相比，3D-MiM能夠在高度一半的情況下帶來2倍的存儲(chǔ)帶寬。此外，由于沒有襯底、沒有凸塊，因此存儲(chǔ)器從I/O到SoC的距離短了很多，從而帶來了更好的電氣性能并且能夠提供更好的散熱表現(xiàn)。

臺(tái)積電還宣稱3D-MiM并不僅僅適用于單個(gè)SoC，實(shí)際上臺(tái)積電已經(jīng)提及了多個(gè)SoC以及大量存儲(chǔ)芯片的封裝情況，比如具有2個(gè)SoC搭配32顆存儲(chǔ)芯片的方案，這樣可以創(chuàng)建具有更高帶寬和更低功率的HPC處理器。作為當(dāng)前的一些2.5D封裝也就是HBM的替代技術(shù)，3D-MiM的一個(gè)重要優(yōu)勢是存儲(chǔ)器芯片可以直接連接至SoC而不需要基本的邏輯芯片轉(zhuǎn)接。

網(wǎng)絡(luò)和HPC的新選擇——CoWoS和InFo

臺(tái)積電還提供了對網(wǎng)絡(luò)和高性能應(yīng)用的新封裝方案，目前已經(jīng)可以在存儲(chǔ)器和基板上開始應(yīng)用CoWos和InFo技術(shù)。臺(tái)積電的CoWoS技術(shù)現(xiàn)在已經(jīng)可以擴(kuò)展至2個(gè)標(biāo)線，線間距的行列分別都是0.4um。CoWoS實(shí)際上是一個(gè)非常成熟的技術(shù)，臺(tái)積電在過去五年中已經(jīng)提供了超過15個(gè)使用CoWoS技術(shù)的流片方案。目前CoWos被廣泛使用在GPU上，另一個(gè)重要的應(yīng)用是網(wǎng)絡(luò)處理器。目前，CoWoS最大可以支持6個(gè)HBM2模塊，提供高達(dá)1.5TB/s帶寬。臺(tái)積電宣稱還可以提供更高帶寬的方案以及超過三個(gè)掩膜版的更大芯片面積。

對網(wǎng)絡(luò)應(yīng)用處理器而言，臺(tái)積電提供了InFo技術(shù)。這個(gè)技術(shù)的一些技術(shù)參數(shù)包括：多芯片封裝時(shí)間距大約為2um，最小的I/O引腳距離為40um，最小銅觸點(diǎn)間距為130um。這項(xiàng)技術(shù)已經(jīng)在2018年第二季度開始正式應(yīng)用。目前臺(tái)積電正在努力實(shí)現(xiàn)2個(gè)以上的芯片封裝以及最大1.5倍掩膜版尺寸的芯片面積。

終極方案——集成系統(tǒng)芯片方案SoIC

上文洋洋灑灑寫了這么多的新技術(shù)，但綜合來看，上述所有的內(nèi)容實(shí)際上都是為SoIC服務(wù)的。

臺(tái)積電宣稱SoIC是“真正的”下一代3D封裝技術(shù)。SoIC是一種片上芯片（CoW）堆疊的方法，允許將很多不同的類型、功能和形態(tài)的芯片封裝甚至混合在一起——即使這些芯片在尺寸和工藝節(jié)點(diǎn)上存在很大差異。經(jīng)過SoIC封裝后，芯片在外觀上和其他任何標(biāo)準(zhǔn)芯片沒有任何不同，并目可以將SolC和任何現(xiàn)有技術(shù)比如InFo、CoWoS或者倒裝封裝等技術(shù)結(jié)合在一起。和上文介紹的InFo_UHD一樣，SoIC也追求封裝的高密度，目前其封裝密度高達(dá)每平方毫米10000個(gè)接觸點(diǎn)，臺(tái)積電認(rèn)為，隨著SoIC+的推出，未來最終可以達(dá)到每平方毫米100萬個(gè)接觸點(diǎn)的密度，再度提高100倍密度。

寫在最后

制造工藝和封裝工藝的發(fā)展，在很大程度上主導(dǎo)了半導(dǎo)體產(chǎn)業(yè)發(fā)展的脈絡(luò)。舉例來說，AMD CEO蘇姿豐就坦言，在處理器的性能提升方面，新工藝和封裝技術(shù)帶來的性能增長大約有40%，其余的60%才是架構(gòu)設(shè)計(jì)，軟硬件配合的原因。

今天，伴隨著AI、邊緣計(jì)算、5G等創(chuàng)新技術(shù)的興起，人們對工藝和封裝技術(shù)的發(fā)展愈加重視。臺(tái)積電本次公布了大量未來工藝和封裝技術(shù)的信息：3nm以及更先進(jìn)制程、封裝技術(shù)的到來，又將容納更多的晶體管，輸出更多的計(jì)算能量。不過，現(xiàn)有的半導(dǎo)體制造和整體架構(gòu)設(shè)計(jì)經(jīng)過多年的發(fā)展，已經(jīng)像一個(gè)快被榨干汁的檸檬，人們還在盡量地加大壓力，希望榨出最后幾滴汁水。在未來的數(shù)年乃至數(shù)十年中，希望半導(dǎo)體技術(shù)能夠有全新、革命性的突破，只有這樣才能實(shí)現(xiàn)人們對計(jì)算和數(shù)據(jù)的無盡渴求，滿足一個(gè)個(gè)計(jì)算的夢想。