一種新型的基于嵌入式MRAM的低功耗芯片架構(gòu)技術研究

李 煒，徐 庶，周明政

（中電?？导瘓F有限公司，浙江 杭州 311121）

0 引言

隨著半導體工藝技術的不斷進步和演進，主流半導體 CMOS制程已經(jīng)從 28nm、16nm發(fā)展到10nm、7nm。隨著芯片工藝制程不斷提升，芯片的性能越來越高，面積越來越小，但隨之而來的是功耗問題在芯片設計中變得越來越突出。

PPA（Power,Performance,Area）是制約芯片架構(gòu)設計的主要方面。在進入到深亞微米甚至FINFET工藝節(jié)點后，芯片功耗成為了最主要的考慮因素，芯片的低功耗設計成為芯片架構(gòu)設計的重中之重。

本文提出了一種新型的芯片架構(gòu)，將嵌入式磁存儲芯片（Spin-Transfer-Torque Magnetic Random Access Memory,STT-MRAM）應用于芯片架構(gòu)設計中，與傳統(tǒng)芯片架構(gòu)相比較，能夠降低芯片漏電流，減少芯片靜態(tài)功耗，延長手持設備的在線工作時長，降低整體使用成本。

1 當前主流芯片低功耗設計方案簡介

圖1為當前主流IoT芯片架構(gòu)方案示意圖。

圖1 當前主流芯片架構(gòu)圖

以一個常用的物聯(lián)網(wǎng)領域的通信芯片為例，該SoC芯片分為以下幾個主要的部分：CPU模塊（ARM）、片上存儲模塊（SRAM）、無線傳輸模塊（藍牙、近場通信、射頻等）、DSP子模塊、多媒體模塊、外設子模塊及模擬模塊等。其中，在多媒體模塊、CPU模塊以及ISP/DSP內(nèi)部，都有著大量的SRAM存在。

芯片整體功耗由以下公式所示：

其中Vdd是芯片工作電壓，Ileckage是芯片靜止工作模式下的漏電流，C是介電常數(shù)（跟工藝有關），f是芯片工作頻率。

由以上公式可以看出，芯片功耗分為動態(tài)功耗和靜態(tài)功耗兩類。

動態(tài)功耗跟電壓成平方關系，跟運行頻率成正比關系，因此，為了降低系統(tǒng)的動態(tài)功耗，芯片設計者盡量采用更先進的工藝、更低的電壓，根據(jù)不同的應用場景選擇不同的時鐘工作頻率，在不工作的時候關閉時鐘等。CMOS管動態(tài)功耗示意如圖2所示。

圖2 CMOS管動態(tài)功耗示意

降低動態(tài)功耗的主要手段有如下幾種方式：（1）Clock Gating（時鐘門控）

（2）DVFS（動態(tài)電壓和頻率調(diào)節(jié)）（3）Multi-VDD（多電壓域設計）

通常芯片設計者都會在降低動態(tài)功耗設計中采用上面的技術。但是采用過低的電壓和過低的頻率，會影響芯片整體的性能。因此，在成熟的芯片中，動態(tài)功耗降低的空間有限。

靜態(tài)功耗跟芯片的工藝節(jié)點有關，也與半導體CMOS管門限電壓有關。通常隨著工藝節(jié)點的演進，動態(tài)功耗不斷地降低，但靜態(tài)功耗卻不斷地升高。在16nm甚至以下的工藝節(jié)點，靜態(tài)功耗成為制約整體芯片功耗的主要矛盾。

圖3 CMOS管靜態(tài)功耗示意

圖3 所示為CMOS管靜態(tài)功耗示意。靜態(tài)功耗來源于在晶體管通電狀態(tài)下源極和漏級之間產(chǎn)生的微弱電流，即漏電流（Ileckage），根據(jù)柵極電壓施加的不同，漏電流的大小也會不一樣，通常情況下柵極電壓越高，漏電流越小，但是CMOS導通性能下降。半導體制造商為了減少漏電流，通常在工藝庫的設計中采用了3種不同柵極門限電壓的庫單元，即 LVT、RVT、HVT。

3種單元的漏電流和性能的對比如表1所示。

表1 不同的柵門限電壓的標準庫單元比較

減少靜態(tài)功耗的設計方法通常有以下2種：

（1）Power Gating（電源門控）

（2）Multi-Vth Design（多柵極門限庫單元設計）

Power Gating的做法是根據(jù)不同的應用場景，對不需要工作的模塊進行關電處理，其能最大程度地降低漏電流，但帶來的問題是需要重新上電后導致的延遲，以及掉電后需要對原模塊內(nèi)關鍵數(shù)據(jù)進行保存，否則會造成數(shù)據(jù)丟失。

多柵極門限庫單元設計的主要做法是，在芯片綜合實現(xiàn)的過程中，對不同模塊、不同路徑采用不同柵極門限電壓的單元庫進行綜合產(chǎn)生。即對于性能要求高、時序緊張的模塊和路徑，采用LVT單元進行綜合；對于性能要求不高、時序裕量較大的路徑和模塊，盡可能采用HVT單元去綜合。采用這種方法，能夠減少在后端實現(xiàn)和布局布線階段的靜態(tài)功耗損失。

對于業(yè)內(nèi)成熟的芯片設計公司來說，這些主流技術已經(jīng)完善應用在整個芯片設計的過程中，通過傳統(tǒng)的方法來降低芯片功耗變得越來越困難。

芯片中很大一部分是存儲單元。對于內(nèi)部的SRAM存儲單元來說，為了保持存儲在其中的數(shù)據(jù)，一般都不進行關電設計；為了降低漏電流，半導體制造商因此也開發(fā)了具有數(shù)據(jù)保持功能的SRAM庫單元，采用雙電源供電，在不工作的情況下可以關掉主電源，只留下次電源進行數(shù)據(jù)鎖存部分的CMOS管的供電，但這種低功耗設計方法對降低整體Memory部分功耗比較有限。

如何降低Memory部分的靜態(tài)功耗，成為當前芯片靜態(tài)低功耗設計的痛點之一。

2 磁存儲芯片(STT-MRAM)的特點

在眾多新型非易失性存儲介質(zhì)中，磁存儲芯片（STT-MRAM）能夠與CMOS半導體工藝良好兼容，利用較少的金屬層即可以做到存儲單元的高密度集成。同時，由于其接近于靜態(tài)隨機存儲器（Static Random Access Memory,SRAM）的讀寫速度、極低的靜態(tài)和動態(tài)功耗、掉電不易失的特性、接近于無限的擦寫次數(shù)、高溫下長時間的數(shù)據(jù)保持能力以及抗強磁場輻射等特性，是作為企業(yè)級SSD控制器中數(shù)據(jù)緩存和FTL表項存儲的天生優(yōu)良介質(zhì)[1]。

當前，眾多半導體設計大廠都將MRAM芯片作為下一代非易失性存儲介質(zhì)的研發(fā)重點。除了臺積電、三星和東芝一直在持續(xù)推進STT-MRAM的研發(fā)之外，美國的EVERSPIN公司已經(jīng)發(fā)布了256MB的量產(chǎn)測試芯片。在嵌入式MRAM領域，格羅方格半導體公司已經(jīng)在22nm FD-SOI工藝平臺上率先推出了eMRAM的選項，且良率可達到90%以上，可以供各芯片設計公司選用[2]。

將嵌入式STT-MRAM應用在芯片架構(gòu)設計中，充分利用其掉電不易失數(shù)據(jù)的特性，能夠?qū)Υ鎯Σ糠诌M行完全的關電設計，從而顯著降低整個芯片的漏電流和靜態(tài)功耗。

3 基于嵌入式STT-MRAM的新型芯片架構(gòu)方案

如圖4所示，為應用嵌入式STT-MRAM之后的新型芯片架構(gòu)示意圖。

圖4 基于嵌入式STT-MRAM的新型芯片架構(gòu)圖

本方案的技術特征在于：

（1）用兼容 SRAM（SRAM-like）的嵌入式 STTMRAM IP取代傳統(tǒng)的SRAM單元。SRAM-like的總線接口信號包括片選CS、寫使能WE、讀使能RE、輸出使能信號OE、復位RST、時鐘 CLK、地址線A[31:0]、數(shù)據(jù)輸入線 DIN[31:0]和數(shù)據(jù)輸出線DOUT[31:0]。除了一些串行配置接口之外，基本與SRAM IP的接口保持一致，非常便于SOC的系統(tǒng)集成。

（2）嵌入式eMRAM的主要作用在于：取代片上的SRAM單元，用來保存系統(tǒng)交互數(shù)據(jù)和作為數(shù)據(jù)緩存。同時對于擁有TCM（Tightly Coupled Memory）技術的ARM核來說，用一塊貼近ARM的MRAM，可以用來存取指令，提升CPU取指令和執(zhí)行的速度，進一步提升系統(tǒng)整體的性能。

（3）靜態(tài)漏電流的顯著降低。圖5和圖6描述了傳統(tǒng)的帶數(shù)據(jù)保持功能的 Memory（Retention Memory）和eMRAM的供電示意。電，在進入低功耗模式時可以關閉。次電源，對SRAM內(nèi)部的數(shù)據(jù)鎖存單元進行供電，一直保持開啟，目的是在進入低功耗模式下保證SRAM原先存儲的數(shù)據(jù)部分不丟失。因此，對于Retention SRAM中靜態(tài)功耗的損耗主要是由內(nèi)部數(shù)據(jù)保持單元的電源無法完全關斷造成的。

圖5 SRAM供電網(wǎng)絡示意

對于具有數(shù)據(jù)保持功能的SRAM，本身帶有兩個電源，主電源（Primary VDD）和次電源（Secondary VDD）。主電源給SRAM外圍邏輯和讀寫電路供

圖6 MRAM供電網(wǎng)絡示意

對于MRAM來說，由于內(nèi)部存儲單元具備掉電不易失特性，因此當芯片進入低功耗模式時，MRAM的電源VDD可以完全關斷，因而MRAM存儲部分的漏電流能夠完全消失。與SRAM相比較，芯片在低功耗模式下的靜態(tài)功耗會有明顯降低。

采用基于ARM Cortex-M3內(nèi)核的參考芯片設計進行了實驗，該設計采用4塊大小為32kB的單口雙電源Retention SRAM?；贕lobal Foundaries 22nm FD-SOI的工藝庫評估顯示，當芯片工作在0.8V標準電壓，室溫25℃時，SRAM部分的靜態(tài)功耗為0.175mW；當芯片工作在50MHz的工作頻率時，采用50%的翻轉(zhuǎn)率進行估算，芯片的整體功耗為3.83mW。如果采用本文提出的新型芯片架構(gòu)，用STT-MRAM來替換SRAM，功耗能夠降低約5%左右。如果對于內(nèi)部SRAM比例更大（約30%-40%）的手機處理器來說，所節(jié)省的靜態(tài)功耗會更明顯，可以達到8%-10%左右。

4 結(jié)語

本文提出的一種基于嵌入式STT-MRAM的新型芯片架構(gòu)，能夠在先進工藝節(jié)點下在一定程度上降低芯片的漏電流及靜態(tài)功耗，從而使手持式物聯(lián)網(wǎng)設備獲得較原來更長的在線工作時長，降低TCO成本，提升產(chǎn)品競爭力。其在功耗要求高的手持設備、可穿戴設備、物聯(lián)網(wǎng)領域具備廣泛的應用前景。