高速數(shù)字模塊的層次化物理實現(xiàn)技術(shù)

陳宇軒 梁利平

摘 要：針對深亞微米工藝下后端實現(xiàn)中布線資源緊缺這一難點提出了一種改進(jìn)的層次化流程.通過考慮子電路在上層電路中的連接關(guān)系調(diào)整子電路的高寬從而優(yōu)化布線資源并降低延遲.采用量化分析的方法一次性得到可實現(xiàn)的物理設(shè)計，避免了多次迭代嘗試?yán)速M的時間.以DSP中大規(guī)模多路選擇器在SMIC 65nm low leakage工藝下的物理設(shè)計為例介紹了本文提出的優(yōu)化方案，并且對比可得本文提出的方法能減少20%的面積和35%的延遲.

關(guān)鍵詞：版圖；延遲；高速；面積；布局

中圖分類號：TN431.2 文獻(xiàn)標(biāo)志碼：A

Abstract：This paper proposed an improved hierarchical flow for physical design in deep submicron technology. This flow can reduce routing congestion and improve timing delay. The key point of this flow is to use the external connectivity information of the target block to design the floorplan， which could achieve a good place and route result in one iteration using quantitative analysis， saving time and efforts from multiple failed iterations. The proposed flow was tested on a large mux block in DSP design in SMIC 65 nm low leakage process， and the result showed it improved 20% in area and 35% in timing delay compared with the traditional flow.

Key words：layout； delay； high speed； area； placement

隨著集成電路技術(shù)的發(fā)展，芯片的規(guī)模以及工作頻率在不斷提高，并且使得芯片物理設(shè)計所用的EDA工具面臨更多的挑戰(zhàn)，其中以Routing congestion（布線堵塞）最為突出.關(guān)于后端設(shè)計的流程和挑戰(zhàn)已有不少研究[1-4].

隨著工藝節(jié)點的縮小，標(biāo)準(zhǔn)單元的長寬和金屬線的間距（pitch）按相似的比例縮小，因此標(biāo)準(zhǔn)單元的面積縮小的倍數(shù)約等于金屬線間距縮小的倍數(shù)的平方.隨著工藝尺寸的縮小，單位面積內(nèi)的單元增加的速度將遠(yuǎn)大于布線資源增加的速度，同時工藝尺寸的縮小也會使一些原來可以忽略的效應(yīng)變得更加明顯，需要考慮更多約束[5-8]，導(dǎo)致深亞微米工藝中布線將消耗更多的布線資源，因此很可能出現(xiàn)布線資源不夠用即布線堵塞現(xiàn)象.

傳統(tǒng)的物理設(shè)計流程將所有的網(wǎng)表文件同時讀入并進(jìn)行布局布線等操作，本文將此種方式稱為扁平化物理設(shè)計，以區(qū)分于后文所說的層次化物理設(shè)計.

隨著電路規(guī)模的增大，電路的連接復(fù)雜度將顯著增加.對于超大規(guī)模電路，使用扁平化物理設(shè)計會導(dǎo)致需要的計算量和內(nèi)儲資源顯著增加，受限于當(dāng)前計算機(jī)運算的運算速度和內(nèi)存，進(jìn)行物理設(shè)計所需的時間同樣將顯著增加，并且通常無法獲得較優(yōu)化的布局布線結(jié)果，需要占用更多的面積來進(jìn)行布線，導(dǎo)致面積利用率（邏輯門所占的面積/總面積）下降.本文以一個10萬門的模塊和一個100萬門的模塊為范例進(jìn)行比較，比較結(jié)果如表1所示.

因此目前對于大規(guī)模電路，一般采用層次化后端流程：將復(fù)雜電路劃分成多個子模塊，對各自模塊分別進(jìn)行物理設(shè)計，上層電路進(jìn)行物理設(shè)計時調(diào)用已完成的下層模塊.層次化物理設(shè)計的優(yōu)點是可以避免物理設(shè)計過程中載入大規(guī)模電路，從而可在較短的時間內(nèi)得到一個較優(yōu)化的布局布線結(jié)果.此外將某些邏輯關(guān)系復(fù)雜并且不會再改動的模塊劃分為子模塊也能避免由于其他電路的改動而要重新對整個電路進(jìn)行物理設(shè)計，節(jié)省時間.但是如何劃分子模塊以及如何設(shè)定子模塊的長、寬和端口位置目前沒有具體的理論和分析.

本文在一般層次化設(shè)計流程的基礎(chǔ)上進(jìn)行定量理論分析，將進(jìn)行層次化物理設(shè)計模塊在上層電路中相關(guān)的連接關(guān)系加入考慮范圍，通過公式計算出子模塊的最小長寬需求和端口位置.避免了靠感覺選定模塊參數(shù)然后反復(fù)嘗試造成的設(shè)計時間浪費.本文將以上千位寬的多路選擇器為例描述新流程并將與傳統(tǒng)流程進(jìn)行對比.

1 優(yōu)化層次化物理設(shè)計

1.1 自動化工具的缺陷

對于層次化設(shè)計，EDA工具并不會對子模塊的高寬以及端口位置提出有意義的推薦設(shè)置.目前也沒有公認(rèn)的流程來確定子模塊的高寬等約束，因此傳統(tǒng)流程中子模塊的高寬全憑設(shè)計者個人的經(jīng)驗和感覺.以多位選擇器為例，其最小的子模塊面積約為1 201 μm2，EDA工具自動優(yōu)化的結(jié)果是其高寬比將趨于1∶1，即被設(shè)定為約34.6 μm.其縱向端口以及從其上穿過的其他子模塊的縱向端口連線總共有348，由于總共只有8層金屬，因此需要禁止子模塊使用第7層及以上的金屬層，同時子模塊內(nèi)部走線需要用到第2層金屬，因此其穿過模塊的縱向連線只能使用第6層金屬和第4層金屬.假設(shè)第4層和第6層的布線資源全用來連接端口連線，由于每層金屬的pitch為0.2 μm，34.6 μm的寬度最多通過346個端口連線.因此EDA工具自動給出的布局方案將無法完成布線.

傳統(tǒng)流程中，若物理設(shè)計無法實現(xiàn)則會增大面積再試一遍，直到成功為止.本文提出的優(yōu)化方案能提供一個具體的流程量化分析所需高寬的最小值，避免盲目增加模塊面積并且節(jié)約多次迭代所需要的時間.

在電路設(shè)計過程中某些特定的邏輯模塊會被重復(fù)使用多次，這種情況下可以將被多次調(diào)用的邏輯模塊作為子模塊進(jìn)行物理設(shè)計以節(jié)約整體物理設(shè)計的耗時，并且如果這些子模塊互相之間也有復(fù)雜的連接關(guān)系還可以將包含這些復(fù)雜的連接關(guān)系的多個模塊整體再視為一個新的子模塊，使得EDA工具可以單獨優(yōu)化這一特殊復(fù)雜模塊的延遲和面積，避免其他部分電路改動對此復(fù)雜模塊的影響.

1.2 計算子模塊高寬

為了方便說明，本文將包含有其他子模塊的子模塊稱為中層子模塊，而不包含子模塊的子模塊稱為底層子模塊.通常底層子模塊和中層子模塊會定下禁止第X層金屬布線的規(guī)則以給頂層連線預(yù)留布線資源.如果制作底層子模塊時沒有考慮其被調(diào)用時的連接關(guān)系則會出現(xiàn)如下問題：

1.3 優(yōu)化跨模塊連線

當(dāng)多單個子模塊的寬高較大或者多個子模塊放置在一起時，雖然子模塊本身沒有禁止布線從其中穿過但是依舊會因為其他約束造成布線無法從其中穿過.

原因之一是當(dāng)連線長度增加時其負(fù)載也會增加，從而造成延遲時間翻轉(zhuǎn)時間變長，最終超過約束中最大限制造成違例，通常工具將試圖插入緩沖器來解決這一違例，但是由于已完成的子模塊內(nèi)無法再放置新的單元，因而導(dǎo)致這一違例無法修復(fù).此外連線過長還會產(chǎn)生串?dāng)_，天線效應(yīng)等問題，通常工具都會試圖通過插入緩沖器來解決，但同樣也無法實現(xiàn).因此連線只能繞過此子模塊.如圖4所示，B是一個寬度W較大的子模塊，線n1從B左側(cè)的A連到B右側(cè)的C，由于n1連線較長需要插入緩沖器，由于緩沖器只能放在B以外的位置， n1只能繞過B布線而不能穿過B.

因此占用面積較大的子模塊會禁止連線從其內(nèi)部穿過，導(dǎo)致其占用面積上的很大一部分的布線資源被浪費.并且當(dāng)需要從子模塊B上穿過的線比較多時，這些連線會集中在模塊B邊緣，導(dǎo)致子模塊B附近的布線資源過于擁堵，影響后端實現(xiàn).

為了避免布線資源的浪費我們可以在對B模塊進(jìn)行物理設(shè)計時預(yù)先留出對應(yīng)的通道接口（feedthrough ports），將需要穿過子模塊B的線全部設(shè)計成子模塊B內(nèi)部的連線.這樣在使用子模塊B的時候只需要將線連到子模塊B的接口即可，如圖5所示.圖5中虛線方框為制作B模塊時預(yù)先加入的緩沖器，因此A和C直接接到B模塊的通道接口并不會由于連線過長產(chǎn)生違例.

實際應(yīng)用中有可能類似于n1的需要穿過子模塊B的連線太多無法全部設(shè)置為通道.這種情況下我們可以在對模塊B進(jìn)行物理設(shè)計時將其邊框“挖除”一些空位來讓工具在上層進(jìn)行物理設(shè)計時可以在被挖出的空間內(nèi)插入所需的緩沖器.

2 對比結(jié)果

本文中以多核DSP中的多位選擇器模塊為例，此多位選擇器結(jié)構(gòu)圖如圖6所示.

32個如圖所示的單數(shù)據(jù)位選擇器構(gòu)成一個通道，整個多路選擇器由8個通道構(gòu)成，各通道共用相同的70個32位的數(shù)據(jù)輸入，但是每個通道有各自獨立的選擇信號.此模塊總共有70×32+（7+6+5+5+3+5） ×32×8=10 176個端口，其規(guī)模為10萬邏輯門數(shù)量級.由于其內(nèi)部有較多的連線，若直接按傳統(tǒng)層次化流程，按經(jīng)驗設(shè)定70%的面積利用率則會因為布線資源問題無法完成物理設(shè)計.通過不斷嘗試增加面積的多次迭代嘗試最終能完成此模塊的物理設(shè)計，其面積為0.436 mm2，延遲為2.3 ns.

若采用本文提出的方案，將單數(shù)據(jù)位模塊定為底層模塊，并且將數(shù)據(jù)輸出規(guī)劃為橫向連線，數(shù)據(jù)輸入規(guī)劃為縱向連線，則每個通道內(nèi)單數(shù)據(jù)位模塊只能橫向排列以避免不同數(shù)據(jù)位的輸入縱向連線過于密集.而各通道將按縱向排列從而使得不同通道內(nèi)同數(shù)據(jù)位的子模塊可以共用同一個縱向連線作為數(shù)據(jù)輸入，最大化減少同一個邏輯線的分叉連線，節(jié)約布線資源.此種布局規(guī)劃下對于底層子模塊其縱向連線為348個，其橫向連線為80個，縱向可用金屬為第2，4兩層，橫向可用金屬為第3層，各金屬層布線寬度為0.1 μm，間距也為0.1 μm.將縱向和橫向數(shù)據(jù)分別代入公式（7）可算出其最小寬度需要至少34.8 μm，其最小高度需要至少16 μm，考慮到最小高寬所得到的面積小于模塊面積，因此本文將高寬增加相同的余量，使其面積利用率達(dá)到70%，即高寬各增加約10 μm，最終寬為46.6 μm，高為25.2 μm.

考慮到底層子模塊連線的長度較長，在對上層子模塊進(jìn)行物理設(shè)計時，調(diào)用底層模塊的同時規(guī)模其擺放位置，使每個子模塊與其他子模塊相隔一個緩沖器的距離.同時考慮到縱向連線較長，修改上層子模塊的網(wǎng)表文件，為所有的縱向端口連線手動增加一個緩沖器并約束其位置于整個子模塊中間.

由于各個子模塊的規(guī)模很小，工具可以對每個子模塊進(jìn)行較好的優(yōu)化處理，最終完成的物理設(shè)計會比傳統(tǒng)流程有很大的提高.新流程得到的物理設(shè)計面積減少約0.357 mm2，速度減少為1.5 ns.本文提出的優(yōu)化方案得到面積約是優(yōu)化前的80%，延遲約是優(yōu)化前的65%.優(yōu)化后的版圖如圖7所示（為了便于查看，已將連線隱藏）.理論上通過式（3）得出的可節(jié)約的面積約為0.028 67 mm2，而實際上節(jié)約的面積為0.079 mm2.多節(jié)約的面積是因為本模塊的規(guī)模和復(fù)雜度過大，物理設(shè)計工具無法獲得最優(yōu)解.由于傳統(tǒng)流程無法達(dá)到最優(yōu)解，導(dǎo)致傳統(tǒng)流程所得延遲同樣較差，此外傳統(tǒng)流程造成的多余面積會造成連線長度增加，導(dǎo)致連線負(fù)載增加，最終導(dǎo)致傳統(tǒng)流程的延遲與本文提出的流程相差35%.

3 結(jié) 論

本文針對一般的層次化流程的不足提出了相應(yīng)的改進(jìn)方案，考量自動布局布線的缺點，通過考慮上層電路的連接關(guān)系詳細(xì)規(guī)劃子模塊的布局和端口約束，提出量化公式指導(dǎo)子模塊的高寬及端口約束，降低面積和布線資源的浪費，避免多次失敗的物理設(shè)計迭代，并使得每個子模塊規(guī)模較小，避免工具無法優(yōu)化的情況出現(xiàn)，以達(dá)到較小的面積和延遲.以DSP中多位選擇器為例，成功減少電路約20%的面積和35%的延遲.

參考文獻(xiàn)

[1] SHARMA T， STEVENS K S. Physical design variation in relative timed asynchronous circuits [C]//IEEE Computer Society Annual Symposium on VLSI. Piscataway， NJ： IEEE， 2017： 278-283.

[2] GUPTA A， RAWAT K， PANDEY S， et al. Physical design implementation of 32bit AMBA ASB APB module with improved performance [C]//International Conference on Electrical， Electronics， and Optimization Techniques. Piscataway， NJ： IEEE， 2016：3121-3124.

[3] SHAM C W， YOUNG E F Y， LU J W. Congestion prediction in early stages of physical design [J]. ACM Transactions on Design Automation of Electronic Systems， 2009， 14（1）： 12：1-12：8.

[4] 曾宏. 深亞微米下芯片后端物理設(shè)計方法學(xué)研究[J]. 中國集成電路，2010，19（2）： 30-35， 49.

ZENG H. IC Physical design methodology research under DSM [J]. China Integrated Circuit， 2010， 19（2）： 30-35，49.（In Chinese）

[5] SHIM S， CHUNG W， SHIN Y. Lithography defect probability and its application to physical design optimization [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2017， 25（1）： 271-285.

[6] LIU M， SUN W Q， WANG W Q， et al. An automatic and practical flow for clock tree construction in physical design [C]//7th IEEE International Conference on Software Engineering and Service Science. Piscataway， NJ： IEEE， 2016：671-674.

[7] NASSIF S R， NAM G J， BANERJEE S. Wire delay variability in nanoscale technology and its impact on physical design [C]//14th International Symposium on Quality Electronic Design. Piscataway， NJ： IEEE， 2013：591-596.

[8] THIELE M， BIGALKE S， LIENIG JENS. Exploring the use of the finite element method for electromigration analysis in future physical design [C]//IEEE International Conference on Very Large Scale Integration. Piscataway， NJ： IEEE， 2017： 1-6.