基于FPGA的智能變電站輔助操作分析儀的研制

南方電網(wǎng)玉溪通海供電局 曾祥輝

0 引言

近年來，隨著智能變電站信息化和網(wǎng)絡(luò)化水平的不斷提高，變電站內(nèi)智能設(shè)備之間的信息交互日益復(fù)雜，給整個(gè)智能變電站的管理帶來了困難。由于無法充分、有效地獲取站內(nèi)海量數(shù)據(jù)，對(duì)整個(gè)二次系統(tǒng)的狀態(tài)監(jiān)控和故障定位非常復(fù)雜。他們不僅需要現(xiàn)場(chǎng)的專家和技術(shù)人員完成協(xié)調(diào)，而且需要大量的時(shí)間。此外，當(dāng)局部地區(qū)存在問題時(shí)，很難快速識(shí)別出整個(gè)車站的受影響區(qū)域。

然而，如果能得到所有智能變電站的網(wǎng)絡(luò)數(shù)據(jù)[1]，我們就能夠知道更多關(guān)于設(shè)備狀態(tài)和系統(tǒng)狀態(tài)的信息。同時(shí)，基于這些數(shù)據(jù)，能夠?qū)φ麄€(gè)二次系統(tǒng)的完整性進(jìn)行研究。利用圖形可視化顯示和專家數(shù)據(jù)庫(kù)技術(shù)，可以演示各種過程與其所在區(qū)域的二次系統(tǒng)運(yùn)行狀況之間的關(guān)系。

此外，還可以對(duì)二次系統(tǒng)的運(yùn)行狀態(tài)等性能進(jìn)行定量評(píng)價(jià)。與傳統(tǒng)方式相比，對(duì)二級(jí)系統(tǒng)的狀態(tài)管理進(jìn)行全面識(shí)別和分析。然而，傳統(tǒng)的數(shù)據(jù)采集方式效率不高，極大地限制了變電站設(shè)備運(yùn)行狀態(tài)的分析，也限制了變電站人員整個(gè)二次系統(tǒng)的運(yùn)行和管理。如何以較高的速度和效率充分獲取智能化變電站的信息，成為亟待解決的一個(gè)技術(shù)瓶頸。

目前，現(xiàn)場(chǎng)網(wǎng)絡(luò)數(shù)據(jù)包分析儀等設(shè)備往往通過軟件獲取消息。然而由于其分析速度較慢，難以滿足全站儀規(guī)模的分析需求。二次系統(tǒng)網(wǎng)絡(luò)中存在大量的信息流，此外系統(tǒng)本身還涉及到全站儀處理層和控制層的網(wǎng)絡(luò)數(shù)據(jù)包，需要研究基于硬件模式的信息采集和分析方法，但是傳統(tǒng)的ISA、EISA、PCI、AGP總線傳輸速率已不能滿足智能變電站全信息實(shí)時(shí)采集的要求（如數(shù)字?jǐn)?shù)據(jù)采集、MMS通信、GOOSE通信、同步通信等）。

參考文獻(xiàn)[2]、[3]采用傳統(tǒng)的USB2.0總線和CPI總線進(jìn)行數(shù)據(jù)傳輸，總線傳輸速率有限，不能滿足高速的要求。而PCI Express總線的出現(xiàn)極大地改善了這一問題。在[4]、[5]中使用了高速PCI Express總線的傳輸方式。而設(shè)備本身沒有對(duì)數(shù)據(jù)的任何有效處理，從而導(dǎo)致傳輸效率低下。因此，需要開發(fā)一種基于新型總線傳輸?shù)臄?shù)字光纖硬件分析儀，該儀器在IEC61850中定義了網(wǎng)絡(luò)消息規(guī)則[6]，能夠滿足項(xiàng)目的要求。硬件平臺(tái)包括光纖收發(fā)器和網(wǎng)絡(luò)數(shù)據(jù)鏈路層的構(gòu)建，需要根據(jù)相應(yīng)的消息進(jìn)行定制和上傳。

本文采用FPGA并行處理結(jié)構(gòu)實(shí)現(xiàn)對(duì)網(wǎng)絡(luò)數(shù)據(jù)包的分析，它比傳統(tǒng)的軟件包解析更快、更高效。同時(shí)，將PCI-Express總線技術(shù)應(yīng)用于智能變電站運(yùn)行維護(hù)輔助分析儀的硬件平臺(tái)，能夠滿足智能變電站海量數(shù)據(jù)的實(shí)時(shí)采集、高速存儲(chǔ)和高效提取的要求。整個(gè)智能變電站實(shí)現(xiàn)了網(wǎng)絡(luò)數(shù)據(jù)的集成監(jiān)控，同時(shí)系統(tǒng)集成度很高。

1 綜合監(jiān)測(cè)網(wǎng)絡(luò)信息體系結(jié)構(gòu)概述

智能變電站采用三層結(jié)構(gòu)和兩層網(wǎng)絡(luò)結(jié)構(gòu)，其組成如圖1所示。采用過程層網(wǎng)絡(luò)實(shí)現(xiàn)信息共享。智能變電站的過程層網(wǎng)絡(luò)與常規(guī)變電站的二次回路電纜等效，將間隔層設(shè)備與一次設(shè)備連接。通過消息在智能設(shè)備之間交換信息，信息環(huán)由采樣值環(huán)、GOOSE開關(guān)輸入輸出電路等組成，GOOSE消息主要傳遞開關(guān)量信息。同時(shí)，利用SV消息實(shí)現(xiàn)合并單元、層間保護(hù)與控制裝置之間的模擬傳輸。因此，智能變電站的穩(wěn)定運(yùn)行需要高可靠性的GOOSE和SV。它對(duì)GOOSE消息有很高的實(shí)時(shí)性要求。

本文利用智能變電站運(yùn)行維護(hù)的硬件設(shè)備作為圖1所示的網(wǎng)絡(luò)信息集成監(jiān)控框架，主要用于接收、緩存、解析和上傳處理層信息（如GOOSE和SV消息）。

圖1 網(wǎng)絡(luò)信息綜合監(jiān)控的體系結(jié)構(gòu)

1.1 硬件平臺(tái)設(shè)計(jì)概述

根據(jù)QGDW429-2010《智能變電站網(wǎng)絡(luò)交換技術(shù)規(guī)范》，當(dāng)SV通過網(wǎng)絡(luò)或與GOOSE共用網(wǎng)絡(luò)傳輸時(shí)，處理層交換機(jī)即使在1000M突發(fā)業(yè)務(wù)量激增0.25ms，進(jìn)入任何100M網(wǎng)絡(luò)端口也不會(huì)造成分組丟失，該網(wǎng)絡(luò)端口也適用于任何1000M網(wǎng)絡(luò)端口中的2000M突發(fā)業(yè)務(wù)。當(dāng)SMV、GOOSE等信息要求更高的可靠性時(shí)，全光配置的開關(guān)通常選擇8、16、24Mbps的光端口和2、4千兆位的光端口。

在設(shè)備的正常運(yùn)行中，系統(tǒng)實(shí)現(xiàn)了對(duì)硬件分辨率報(bào)文設(shè)備的要求，設(shè)計(jì)的報(bào)文設(shè)備實(shí)現(xiàn)了系統(tǒng)的要求，可以在不少于100個(gè)節(jié)點(diǎn)上滿足變電站的規(guī)模。硬件設(shè)備的單個(gè)光端口的傳輸速率為1000Mb/s，支持GOOSE和SV分析，滿足多種網(wǎng)絡(luò)條件，如組合網(wǎng)絡(luò)和VLAN劃分。硬件設(shè)備的硬盤可以支持全站信息存儲(chǔ)超過15天。結(jié)合上述技術(shù)要求，本文設(shè)計(jì)了一個(gè)基于FPGA和PCIE的分析硬件裝置，如圖2所示。

該平臺(tái)采用Intel Corei-2655LE處理器，主頻可達(dá)2.2GHz，5個(gè)PCI(e)擴(kuò)展槽，2個(gè)PCIe槽和3個(gè)CFast槽，支持2個(gè)10/100/1000M以太網(wǎng)端口，兩個(gè)以太網(wǎng)端口可以訪問站級(jí)的MMS。與FPGA雙向通信的PCIE通道，完成了GOOSE和SV中數(shù)據(jù)的高速傳輸。利用CFast鏈接RAID（冗余磁盤陣列獨(dú)立）控制器，系統(tǒng)可以訪問磁盤陣列的大量數(shù)據(jù)。為了實(shí)現(xiàn)整個(gè)裝置的靈活性，提高了系統(tǒng)的集成，利用Altera公司的Cyclone IV Gx ep4c FPGA芯片訪問網(wǎng)絡(luò)數(shù)據(jù)包。

圖2 建筑系統(tǒng)硬件平臺(tái)

利用FPGA實(shí)現(xiàn)SV、獲取GOOSE消息是本文的難點(diǎn)之一。該系統(tǒng)采用千兆以太網(wǎng)層8E1111芯片實(shí)現(xiàn)與光接口和FPGA總線接口的連接，為了保證數(shù)據(jù)的準(zhǔn)確性，使接口連接一個(gè)外部的以太網(wǎng)收發(fā)芯片實(shí)現(xiàn)14千兆從中心交換機(jī)通信接口獲取。為了提高數(shù)據(jù)的傳輸效率，系統(tǒng)采用傳動(dòng)機(jī)構(gòu)合作的雙dddr2雙緩沖和鏈?zhǔn)紻MA。FPGA將收集分析信息，緩存DDR2寫入或收到信息通過鏈?zhǔn)紻MA到主計(jì)算機(jī)的內(nèi)存和PCI-E總線。

1.2 消息解析模塊

硬件平臺(tái)主要是從中央交換機(jī)獲取GOOSE和SV消息。為了滿足并發(fā)傳輸時(shí)的中央交換機(jī)風(fēng)暴流，系統(tǒng)使用如圖3所示的緩存數(shù)據(jù)接口方法。通過以上處理，減少了操作數(shù)據(jù)分析造成的延遲，并在實(shí)時(shí)和優(yōu)先級(jí)傳遞中將GOOSE消息數(shù)據(jù)與大量數(shù)據(jù)分離。還可以減少FPGA上位機(jī)觸發(fā)的MSI中斷請(qǐng)求次數(shù)，避免高速CPU響應(yīng)中斷的負(fù)擔(dān)。

根據(jù)IEC618509-2標(biāo)準(zhǔn)，單個(gè)節(jié)點(diǎn)的SV消息為每秒4000幀，采樣值為每周期80點(diǎn)。如果接入站的間隔設(shè)備數(shù)為100，每個(gè)SV網(wǎng)絡(luò)包的最大長(zhǎng)度為500Bytes，則接入中心交換機(jī)四個(gè)光端口的SV總數(shù)據(jù)流量約為4000×100×500Bytes=1.6Gb/s。平臺(tái)的內(nèi)部數(shù)據(jù)處理，通過硬件完成SV消息解析，然后將分析結(jié)果打包上傳到工控機(jī)進(jìn)行處理。SV數(shù)據(jù)流量的分析結(jié)果約為4000×200×200=0.62Gb/s，經(jīng)過硬件分析，SV數(shù)據(jù)流量傳輸減少了五分之三，即不僅大大降低了PC數(shù)據(jù)處理的成本，而且提高了數(shù)據(jù)傳輸效率。

圖3 數(shù)據(jù)接口處理模塊

1.3 數(shù)據(jù)緩沖和流量控制模塊

該裝置采用第二代雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DDR2作為數(shù)據(jù)緩存單元。DDR2突發(fā)讀寫到定時(shí)的實(shí)際操作如圖3所示。DDR2控制器的突發(fā)長(zhǎng)度為16，數(shù)據(jù)寬度為64。在實(shí)際測(cè)試中，系統(tǒng)用戶的讀寫時(shí)鐘頻率為62.5M，進(jìn)行全突發(fā)寫操作需要16ns×32=512ns，總寫入數(shù)據(jù)為64×16＝1024比特。它需要16ns×52＝832ns進(jìn)行全突發(fā)寫入操作，總寫入數(shù)據(jù)為64×16＝1024比特。實(shí)際測(cè)試結(jié)果表明，DDR2突發(fā)寫入速度為2Gb/s，讀取速度為1.2Gb/s，因此寫入速度大于硬件分析后的數(shù)據(jù)流，可以完全避免數(shù)據(jù)幀。

圖4 DDR2突發(fā)讀寫定時(shí)

根據(jù)系統(tǒng)的需要，必須實(shí)時(shí)保持GOOSE包傳輸?shù)挠布脚_(tái)。SV的傳輸可以通過緩存上傳到系統(tǒng)。當(dāng)發(fā)生故障時(shí)，需要在五秒內(nèi)相應(yīng)地傳輸GOOSE分組前后的SV分組數(shù)據(jù)。因此，系統(tǒng)需要對(duì)SV消息進(jìn)行實(shí)時(shí)連續(xù)訪問，以確認(rèn)當(dāng)故障發(fā)生時(shí)，上層軟件能夠在故障周期之前和之后獲得數(shù)據(jù)。

由于DDR2在讀寫、控制、數(shù)據(jù)和地址方面的信號(hào)是共享的，因此DDR2不可能同時(shí)讀寫。為了保證同時(shí)上傳和接收SV，系統(tǒng)采用雙緩沖訪問機(jī)制。我們使用兩個(gè)緩存，一個(gè)作為主緩存、另一個(gè)用作備份緩存。為了保證GOOSE的實(shí)時(shí)性和最小化傳輸延遲，SV和GOOSE使用子信道和獨(dú)立的傳輸機(jī)制進(jìn)行緩存。主緩存分為SV和GOOSE兩個(gè)存儲(chǔ)區(qū)，備份緩存尤其適用于SV。

圖5 數(shù)據(jù)緩沖和流量控制模塊

1.4 數(shù)據(jù)傳輸模塊

由于該設(shè)備工作正常，整個(gè)數(shù)據(jù)處理能力應(yīng)大于800MbPs，在極端條件下工作時(shí)，整個(gè)數(shù)據(jù)包處理能力應(yīng)不低于2000MbPs，遠(yuǎn)遠(yuǎn)超出傳統(tǒng)數(shù)據(jù)傳輸總線的能力。因此，需要一種新的總線傳輸技術(shù)突破，而PCI Express（PCIE）總線則是解決這一瓶頸問題的好方法。采用第三代IO總線技術(shù)，PCIE采用差分傳輸方式。這樣，每個(gè)通道上有兩對(duì)LVDS差分?jǐn)?shù)據(jù)線，它們負(fù)責(zé)發(fā)送和接收數(shù)據(jù)，每一對(duì)差分線路數(shù)據(jù)的傳輸速率是2.5Gbps。

將PCIE總線引入智能變電站運(yùn)行維護(hù)輔助分析系統(tǒng)中，可以滿足實(shí)時(shí)采集、高速存儲(chǔ)、高效提取智能變電站海量網(wǎng)絡(luò)數(shù)據(jù)的需要。為了提高系統(tǒng)的集成度和保持?jǐn)?shù)據(jù)傳輸?shù)撵`活性，設(shè)備選擇FPGA實(shí)現(xiàn)PCI Express串行總線的數(shù)據(jù)傳輸鏈路，它的實(shí)現(xiàn)框圖如圖6所示。

圖6 組態(tài)數(shù)據(jù)傳輸鏈路實(shí)現(xiàn)圖

如圖6所示，PCIE IP模塊是一個(gè)實(shí)現(xiàn)事務(wù)層和鏈路層功能的硬核FPGA芯片實(shí)例。采用高速收發(fā)器實(shí)現(xiàn)PCIE核心物理層的功能，配置模塊主要負(fù)責(zé)從核心配置空間讀取信息。DMA閱讀器模塊和RC從模塊完成數(shù)據(jù)傳輸，端點(diǎn)設(shè)備的存儲(chǔ)空間用于主存儲(chǔ)器交換數(shù)據(jù)。

2 驅(qū)動(dòng)程序設(shè)計(jì)

系統(tǒng)采用WiNeRe+VS2010開發(fā)環(huán)境完成PC驅(qū)動(dòng)程序的設(shè)計(jì)。根據(jù)所檢測(cè)到的硬件設(shè)備，WindDriver將自動(dòng)生成與硬件相關(guān)的庫(kù)函數(shù)，這允許用戶在現(xiàn)有框架基礎(chǔ)上定制他們的驅(qū)動(dòng)程序。

PC機(jī)與硬件板之間有兩種主要的交互方式。第一種方式是PC機(jī)通過簡(jiǎn)單的控制命令自動(dòng)讀取卡片的內(nèi)容，讀取和寫入數(shù)據(jù)空間。無論BAR空間多大，它們只能依次進(jìn)入空間。如果只用BAR空間進(jìn)行讀寫，數(shù)據(jù)傳輸速度不超過100MBps，CPU負(fù)載非常高。顯然，這種高速數(shù)據(jù)傳輸方式是不可接受的。

為了提高傳輸效率，降低CPU的工作壓力，系統(tǒng)采用PCIe卡讀寫PC數(shù)據(jù)（DMA）。本文采用如圖7所示的驅(qū)動(dòng)程序設(shè)計(jì)。首先，將PC應(yīng)用于具有連續(xù)物理地址的一段內(nèi)存空間。FPGA將發(fā)送MSI中斷通知PC讀取數(shù)據(jù)時(shí)，它達(dá)到一定的數(shù)據(jù)規(guī)模。然后PC機(jī)接收并分析中斷，并寫入BAR0空間寄存器，該寄存器包含上述物理地址的起始地址和空間大小，最后PC機(jī)啟動(dòng)DMA。在完成數(shù)據(jù)傳輸過程后，F(xiàn)PGA向PC機(jī)發(fā)送一個(gè)中斷，當(dāng)主機(jī)接收到中斷時(shí)，讀取BAR0空間狀態(tài)寄存器確定中斷類型，然后做出適當(dāng)?shù)呐袛唷C將數(shù)據(jù)從物理地址空間復(fù)制到用戶程序可以訪問的空間中。

圖7 驅(qū)動(dòng)程序設(shè)計(jì)過程

3 實(shí)驗(yàn)分析

智能變電站的運(yùn)行維護(hù)系統(tǒng)主要接收來自過程層中心交換機(jī)和上傳到上層軟件平臺(tái)打包且由硬件分析后的信息，該系統(tǒng)采用Kaimo公司的SNT3000智能變電站網(wǎng)絡(luò)測(cè)試平臺(tái)進(jìn)行了實(shí)驗(yàn)驗(yàn)證。通過設(shè)置SNT3000，可以把兩種典型的壓力測(cè)試來測(cè)試以太網(wǎng)的信息，包括機(jī)構(gòu)的時(shí)間壓力數(shù)據(jù)流和數(shù)據(jù)流的流動(dòng)機(jī)理。由時(shí)間機(jī)器數(shù)據(jù)流測(cè)試的分組丟失率如表1所示。

表1 時(shí)間機(jī)制結(jié)果表

從理論上講，Cyclone IV FPGA DMA的寫入速度約為622MB/S，PCIe報(bào)頭造成的效率損失是固定的比例，每幀有效數(shù)據(jù)為128字節(jié)，報(bào)頭為16字節(jié)。PC的中斷處理時(shí)間為6us，這與Windows正常中斷處理時(shí)間的大小相同。在完整步驟中，寄存器將有大約第八次寫入操作，每個(gè)操作大約占用0.5us，而讀取操作大約占用2us。主機(jī)的適當(dāng)?shù)却龝r(shí)間約為10us，每個(gè)數(shù)據(jù)傳輸DAM的大小為4MB，需要23us傳輸一次數(shù)據(jù)。然后實(shí)際PCI Express DMA寫傳輸速度應(yīng)該是：(128/(128+16))×(23/(6+0.5×8+23))×622MB/S=385.3MB/S。圖8示出了在測(cè)試流量中具有不同流的系統(tǒng)的實(shí)際吞吐量。

圖8 測(cè)試系統(tǒng)吞吐曲線

如圖8所示，它是流量機(jī)構(gòu)的壓力測(cè)試下的吞吐曲線。第一條曲線是關(guān)于系統(tǒng)的理論速度，第二條曲線是關(guān)于系統(tǒng)的吞吐量，而不需要分析消息。當(dāng)數(shù)據(jù)流大于312Mb/s時(shí)，系統(tǒng)達(dá)到最大處理能力，數(shù)據(jù)開始丟失。第三個(gè)曲線是系統(tǒng)解析消息后的吞吐率，并采用鏈DMA傳輸系統(tǒng)。通過系統(tǒng)硬件平臺(tái)分析，有效的數(shù)據(jù)傳輸系統(tǒng)僅占整個(gè)傳輸系統(tǒng)的三分之一，因此系統(tǒng)能夠承受更高的數(shù)據(jù)量注入。

圖9 消息解析結(jié)果顯示圖

圖9示出了軟件平臺(tái)中的消息解析結(jié)果。在測(cè)試結(jié)果中，解析后的GOOSE信息能夠準(zhǔn)確反映智能變電站運(yùn)行信息，滿足功能要求，并能夠準(zhǔn)確顯示驗(yàn)收過程和區(qū)域相關(guān)性。當(dāng)故障發(fā)生時(shí)，也能準(zhǔn)確地顯示SV在近時(shí)間的故障波形。

4 結(jié)論

為了解決智能變電站運(yùn)行輔助分析系統(tǒng)中數(shù)據(jù)采集問題，設(shè)計(jì)了一種基于FPGA的網(wǎng)絡(luò)消息解析硬件裝置。通過時(shí)間機(jī)構(gòu)和流量機(jī)構(gòu)的實(shí)驗(yàn)和測(cè)試，驗(yàn)證了該變速器的可靠性和穩(wěn)定性。結(jié)果表明，該裝置能夠滿足變電站海量網(wǎng)絡(luò)數(shù)據(jù)的實(shí)時(shí)采集、高速存儲(chǔ)和高效提取的要求，能夠完成處理層網(wǎng)絡(luò)，并能完成網(wǎng)絡(luò)數(shù)據(jù)包接收、緩存、解析和上傳等功能，為變電站人員合理有效的管理提供了一種可行的方案。