通用驗(yàn)證方法學(xué)在核安全級儀控平臺的應(yīng)用

韓文興 吳志強(qiáng) 水璇璇 余波 李昆

【摘 要】核電數(shù)字化儀控系統(tǒng)需要高可靠性和安全性，對其進(jìn)行充分的驗(yàn)證和測試至關(guān)重要。為促進(jìn)FPGA技術(shù)在核電行業(yè)發(fā)展，需要能夠被普遍認(rèn)可的FPGA驗(yàn)證方法。然而現(xiàn)階段的國際標(biāo)準(zhǔn)和研究報(bào)告（如IEC62566和NUREG/CR-7006）僅闡述了基于FPGA核安全級儀控系統(tǒng)的生命周期，并未涵蓋具體的FPGA驗(yàn)證方法。因此，本文將介紹通用驗(yàn)證方法學(xué)（UVM）在核安全級儀控平臺（NASPIC）FPGA軟件自動化測試方面的應(yīng)用，為同行提供一個技術(shù)參考。本文首先介紹UVM的架構(gòu)，敘述基于UVM的FPGA驗(yàn)證平臺搭建流程；其次，本文描述了NASPIC平臺高速串口收發(fā)器（transceiver）的測試流程；最后，通過對比UVM與傳統(tǒng)FPGA驗(yàn)證方法，說明UVM的優(yōu)缺點(diǎn)。

【關(guān)鍵詞】通用驗(yàn)證方法學(xué)；核安全級儀控平臺；FPGA；自動化測試

中圖分類號：TL362 文獻(xiàn)標(biāo)識碼：B 文章編號： 2095-2457（2018）16-0056-004

DOI：10.19694/j.cnki.issn2095-2457.2018.16.024

【Abstract】As high reliability and safety is required by DI&C; systems of NPP，adequate testing and validation is essential. To promote the development of FPGA technology in nuclear power industry， a widely recognized FPGA verification method is critical. However， current international standards and research reports， like IEC 62566 and NUREG/CR-7006， which have demonstrated the development life circle of FPGA-based safety critical DI&C; in NPPs， dont cover specific FPGA validation methods. As a result， this paper introduces the application of Universal Verification Methodology （UVM） on Nuclear Advanced Safety Platform of Instrumentation and Control （NASPIC）， to provide a technical reference for peer engineers. Firstly， this paper describes the structure of UVM and the construction process of the UVM verification platform. Secondly， this paper details the test flow of the high-speed serial transceiver of NASPIC. Finally， this paper shows the strengths and weaknesses of UVM by comparing UVM and traditional FPGA verification method.

【Key words】UVM； NASPIC； FPGA； Test Automation

0 引言

與基于微處理器的數(shù)字化儀控系統(tǒng)相比，基于現(xiàn)場可編程控制門陣列（FPGA）技術(shù)的系統(tǒng)可以做的更簡單，更易于測試，不依賴于復(fù)雜軟件（比如操作系統(tǒng)）使得其更適用于執(zhí)行安全功能。在全球范圍內(nèi)，F(xiàn)PGA技術(shù)在核電數(shù)字化儀控系統(tǒng)方面的應(yīng)用受到了越來越高的關(guān)注，尤其是安全功能方面。除此之外，F(xiàn)PGA的開發(fā)可以獨(dú)立于硬件，具有高度可移植性，對于核電儀控系統(tǒng)的長期維護(hù)具有巨大的好處?；贔PGA的系統(tǒng)和設(shè)備已經(jīng)開始出現(xiàn)在新建核電廠的儀控系統(tǒng)和在運(yùn)核電站儀控系統(tǒng)的改造當(dāng)中[1]。

近些年來，中國核電行業(yè)迅速發(fā)展。國內(nèi)的一些核電研究機(jī)構(gòu)和公司已經(jīng)開始在新建電廠儀控系統(tǒng)中使用FPGA技術(shù)。當(dāng)前，F(xiàn)PGA在核電儀控系統(tǒng)的應(yīng)用方式主要有兩種：第一種方式為純FPGA技術(shù)方案，比如國核自儀開發(fā)的NuPAC平臺；第二種方式是FPGA與微處理器技術(shù)相結(jié)合，比如中國核動力研究設(shè)計(jì)院研發(fā)的NASPIC平臺。

現(xiàn)有的標(biāo)準(zhǔn)和導(dǎo)則，比如IEC 62566[2]、NUREG/CR-7006[3]和IEEE 1012[4]等，能夠指導(dǎo)制定FPGA測試計(jì)劃，但并不能具體指導(dǎo)FPGA測試方案的設(shè)計(jì)、測試步驟的執(zhí)行。由于這些標(biāo)準(zhǔn)各有側(cè)重點(diǎn)，IEC 62566對FPGA的開發(fā)和V&V;提出了許多需求，但并未提及具體做法。NUREG/CR-7006對FPGA的設(shè)計(jì)開發(fā)提出了具體要求（包括硬件描述語言的編碼風(fēng)格和典型模塊的設(shè)計(jì)方式等），提出FPGA要有可測試性，但測試方法并未涵蓋。IEEE 1012則是對軟件、硬件、系統(tǒng)的V&V;過程提出了具體要求。因此，提出一種切實(shí)可行、高效可信的FPGA測試方法對于FPGA技術(shù)在核儀控領(lǐng)域的發(fā)展至關(guān)重要。

當(dāng)前核電領(lǐng)域的FPGA測試主要依賴直接測試用例，對每個功能特性設(shè)計(jì)一個測試用例，測試結(jié)果須人為查看和判斷。除此之外，測試人員要多次修改直接測試用例進(jìn)行仿真測試，直到HDL代碼覆蓋率達(dá)到100%為止。由于這些因素使得傳統(tǒng)的驗(yàn)證方法往往需要測試人員花費(fèi)大量的時間和精力在修改測試用例和觀察測試結(jié)果上。通用驗(yàn)證方法學(xué)（Universal Verification Methodology）提出了一種基于自動化、隨機(jī)化測試激勵生成機(jī)制的HDL代碼驗(yàn)證平臺。在此平臺上，測試激勵能夠按照測試人員設(shè)定的約束條件自動、隨機(jī)地生成，待測設(shè)計(jì)的結(jié)果能夠自動與參考模型的結(jié)果進(jìn)行對比，能夠節(jié)省測試人員的時間和精力，提高測試效率和正確率。由于通用驗(yàn)證方法學(xué)已經(jīng)在其他高可靠性行業(yè)（汽車、航空航天、醫(yī)療）以及IC設(shè)計(jì)行業(yè)得到充分的應(yīng)用，因此該方法是成熟的。

本文具體介紹了通用驗(yàn)證方法學(xué)在NASPIC平臺的使用情況，具體分為四部分。第一部分，介紹UVM測試平臺架構(gòu)及其搭建流程；第二部分，對NASPIC高速串行收發(fā)器的測試流程進(jìn)行詳述；第三部分，對比傳統(tǒng)FPGA測試方法和UVM，闡述其優(yōu)劣；第四部分，結(jié)束語。

1 基于UVM的驗(yàn)證平臺

UVM的前身是OVM，由Mentor和Cadence于2008年聯(lián)合發(fā)布。2010年，Accellera（System Verilog語言標(biāo)準(zhǔn)最初的制定者）把OVM采納為標(biāo)準(zhǔn)，并在此基礎(chǔ)上著手推出新一代驗(yàn)證方法學(xué)UVM。目前最新的UVM代碼庫為UVM 1.2，2014年6月發(fā)布。

UVM的特性主要表現(xiàn)在以下幾個方面：

（1）功能模塊化——UVM定義了HDL驗(yàn)證平臺的基礎(chǔ)功能組件，使得驗(yàn)證平臺的搭建像搭積木一樣方便。具體包括uvm_driver、uvm_scoreboard、uvm_agent、uvm_monitor、uvm_env、uvm_test等基類；

（2）測試用例的隨機(jī)化與自動化——UVM的測試用例生成依賴于測試人員定義的隨機(jī)化對象以及其隨機(jī)約束條件，會根據(jù)這些定義好的特性自動、隨機(jī)生成；

（3）參考模型——UVM中的參考模型具有和待測設(shè)計(jì)相同的功能，可以用SystemVerilog語言編寫，也可以C語言編寫并使用DPI接口導(dǎo)入到驗(yàn)證平臺；

（4）測試結(jié)果自動對比——UVM的自動對比機(jī)制在計(jì)分板中實(shí)現(xiàn)，可使待測設(shè)計(jì)的結(jié)果與參考模型進(jìn)行自動化對比，實(shí)時記錄測試結(jié)果，打印、保存定制的錯誤信息，便于設(shè)計(jì)人員分析錯誤原因；

（5）覆蓋率為導(dǎo)向的測試流程——UVM的隨機(jī)化運(yùn)行的同時會統(tǒng)計(jì)代碼覆蓋率與功能覆蓋率，直到多次運(yùn)行之后的測試覆蓋率均達(dá)到覆蓋率目標(biāo)為止。

這些UVM的特性使得FPGA的驗(yàn)證變得更加簡單、省時、高效，也是將其應(yīng)用到核儀控領(lǐng)域FPGA驗(yàn)證的主要原因。

1.1 UVM平臺架構(gòu)

UVM是一個庫，在這個庫中，幾乎所有的東西都是用類（class）來實(shí)現(xiàn)的。類有函數(shù)（function）和任務(wù)（task），通過函數(shù)和任務(wù)來實(shí)現(xiàn)每個平臺組件的功能。驗(yàn)證平臺所有組件應(yīng)該派生自UVM中的類。

圖1展示了基于UVM的驗(yàn)證平臺架構(gòu)。

其中：

top——頂層模塊，在其中例化了test_case對象和DUT（待測設(shè)計(jì)）；

test_case——測試用例對象，sequence和env兩個對象的容器類；

sequence——測試序列對象，根據(jù)約束條件，隨機(jī)創(chuàng)建測試激勵；

env——測試環(huán)境對象，測試平臺組件（i_agt，o_agt，model和scoreboard）的容器；

o_agt——輸出代理對象，讀取DUT的測試結(jié)果并將其發(fā)送到scoreboard；

i_agt——輸入代理對象，在其中例化sequencer和driver，用于將測試數(shù)據(jù)寫入DUT的輸入端口；

sequencer——測試序列發(fā)生器，用于從sequence對象接收測試數(shù)據(jù)序列，隨機(jī)化后將數(shù)據(jù)傳輸?shù)絛river對象；

driver——驅(qū)動器對象，順序地接收測試數(shù)據(jù)，并按照接口時序?qū)y試數(shù)據(jù)驅(qū)動到DUT輸入端口；

model——參考模型對象，具有與DUT相同的功能，接收相同的測試數(shù)據(jù)并將其結(jié)果傳遞給scoreboard對象；

scoreboard——計(jì)分板對象，用于將DUT結(jié)果和model結(jié)果進(jìn)行對比，記錄并打印錯誤的測試數(shù)據(jù)。

這些組件結(jié)合在一起完成FPGA的驗(yàn)證工作。

1.2 高速串行收發(fā)器

在NASPIC平臺中，高速串行收發(fā)器執(zhí)行鏈路層通信功能，由收發(fā)器傳送和收發(fā)器接收兩個子模塊構(gòu)成。收發(fā)器傳送模塊負(fù)責(zé)發(fā)送待發(fā)出的數(shù)據(jù)，給外部提供交互接口；收發(fā)器接收模塊負(fù)責(zé)接收外部接口傳輸過來的數(shù)據(jù)，并對數(shù)據(jù)做基本邏輯處理和判斷，保障數(shù)據(jù)傳輸?shù)恼_和可靠。其輸入輸出端口如表1所示。

1.3 UVM測試平臺搭建流程

UVM測試平臺與待測對象（Design Under Test）之間是一一對應(yīng)的關(guān)系，不同的待測對象對應(yīng)的測試平臺雖有差異，其大體的功能組件是相同的。本小節(jié)以收發(fā)器測試平臺為例說明測試平臺的搭建流程。

1.3.1 接口

UVM驗(yàn)證平臺與DUT是通過虛接口（Virtual Interface）進(jìn)行交互交互數(shù)據(jù)的，因此每個待測設(shè)計(jì)都有一個對應(yīng)的接口定義文件***_if.sv。根據(jù)如表1的收發(fā)器接口列表，定義了transceiver_if.sv，如圖2所示，接口輸入為DUT需要的是時鐘信號，接口內(nèi)為DUT其他輸入輸出端口。

1.3.2 驅(qū)動器與監(jiān)視器

UVM驗(yàn)證平臺通過驅(qū)動器向DUT接口發(fā)送數(shù)據(jù)，通過監(jiān)視器從DUT接口讀取數(shù)據(jù)，在這兩個組件內(nèi)根據(jù)待測設(shè)計(jì)功能特性列表定義功能覆蓋組。不同的DUT對應(yīng)不同的驅(qū)動器和監(jiān)視器，其大體功能相同，差異在于不同的接口時序。

收發(fā)器的驅(qū)動器和監(jiān)視器的定義文件分別為transceiver_driver.sv和transceiver_monitor.sv。由于驅(qū)動器和監(jiān)視器的時序正好相反，在此僅討論驅(qū)動器的搭建。

圖3展示了transceiver_driver.sv，可看出此驅(qū)動器類帶有transceiver_trans（數(shù)據(jù)幀）參數(shù)，且擴(kuò)展自UVM類庫中的uvm_driver。由于數(shù)據(jù)幀在下文中討論，在此不做贅述。其第2行為虛接口的聲明，用于連接待測設(shè)計(jì)，第3行為郵箱聲明，用于發(fā)送數(shù)據(jù)幀，第4行為UVM宏，用于注冊此功能組件到UVM樹中。此驅(qū)動器類中定義了兩個函數(shù)new、build_phase，以及兩個任務(wù)main_phase、drive_transceiver。new函數(shù)為生成函數(shù)，每個System Verilog類中均存在。build_phase、main_phase為UVM平臺運(yùn)行過程中的兩個階段，所有擴(kuò)展自uvm_driver的驅(qū)動器類均包含。drive_transceiver任務(wù)將每個transaction數(shù)據(jù)幀按照接口時序驅(qū)動到收發(fā)器的接口上，也是不同驅(qū)動器之間的差異之處。

1.3.3 參考模型

UVM驗(yàn)證平臺中參考模型組件與DUT有著相同的功能，用于產(chǎn)生DUT結(jié)果的對比對象。收發(fā)器測試平臺的參考模型定義文件為transceiver_model.sv，如圖4所示。

如下圖所示，參考模型類擴(kuò)展自uvm_component類，其實(shí)所有的UVM平臺的組件類均擴(kuò)展自此類。參考模型類的第2行接收郵箱定義，用于接收transaction數(shù)據(jù)包；第3行為發(fā)送郵箱定義，用于發(fā)送transaction數(shù)據(jù)包。第4行為UVM宏，用于將參考模型注冊到UVM樹。

參考模型類中有兩個函數(shù)new和build_phase，一個任務(wù)main_phase。new函數(shù)為構(gòu)造函數(shù)，有兩個參數(shù)name和parent，用于指明該類在UVM樹中位置。build_phase用于UVM平臺運(yùn)行時創(chuàng)建郵箱、接口等組件。main_phase為UVM運(yùn)行時的主進(jìn)程，參考模型在此任務(wù)中實(shí)現(xiàn)DUT的功能。

1.3.4 計(jì)分板

計(jì)分板組件用于比較來自于參考模型組件的transaction和來自檢測器組件的transaction，可在此功能組件內(nèi)定義錯誤打印信息。收發(fā)器UVM測試平臺的計(jì)分板定義為transceiver_scoreboard.sv，如圖5所示。

如圖中代碼所示，參考模型類擴(kuò)展自uvm_scoreboard。第2行定義了transaction數(shù)據(jù)包對列，用于存放來自參考模型組件的transaction。第3、4行定義了兩個接收郵箱，分別用于接收來自參考模型組件和監(jiān)視器組件的transaction。第5行為UVM樹組件注冊。

計(jì)分板類中有兩個函數(shù)new和build_phase，實(shí)現(xiàn)功能與參考模型相同，在此不做贅述。main_phase任務(wù)為UVM運(yùn)行時的主進(jìn)程，計(jì)分板在此任務(wù)中實(shí)現(xiàn)期望transaction與實(shí)際transaction對比功能。

1.3.5 數(shù)據(jù)包與序列發(fā)生器

在UVM平臺各組件之間傳遞的transaction數(shù)據(jù)包，是根據(jù)待測設(shè)計(jì)的協(xié)議格式來定義的，在其中聲明隨機(jī)化對象。序列發(fā)生器用于自動生成隨機(jī)化的transaction序列。

收發(fā)器的transaction數(shù)據(jù)包定義為transcerver_trans.sv，序列發(fā)生器定義為transceiver_sequence.sv，如圖6所示。由于不同協(xié)議的數(shù)據(jù)包內(nèi)容不同，在此不再具體展開transaction_tran.sv的代碼，僅討論序列發(fā)生器。

序列發(fā)生器類擴(kuò)展自UVM類庫中的uvm_sequence。第2行聲明了一個transaction對象指針，用于指向自動化生成的transaction對象。其new函數(shù)只有一個參數(shù)name，表明序列發(fā)生器并非UVM平臺組件。此類中的body任務(wù)是完成隨機(jī)化生成transaction序列的主體任務(wù)，在代碼的第10行調(diào)用UVM宏`uvm_do_with，用于根據(jù)約束條件生成一個隨機(jī)化transaction。

1.3.6 環(huán)境與代理

UVM平臺的環(huán)境類為容器類，在其中例化各功能組件。代理類同為容器類，在其中例化與DUT接口相關(guān)的功能組件。環(huán)境類與代理類對于大部分待測設(shè)計(jì)是相同的，因此定義一次即可，在不同的測試平臺可以重復(fù)使用。

收發(fā)器UVM驗(yàn)證平臺的環(huán)境組件定義為transceiver_env.sv，代理組件定義為transceiver_agent.sv。這兩個類的例化關(guān)系在1.1小節(jié)已討論，其代碼不再展開。

1.3.7 測試用例及其測試平臺的運(yùn)行

當(dāng)完成了所有UVM驗(yàn)證平臺的組件定以后，就需要定義測試用例了。在測試用例中例化測試環(huán)境，指定使用哪個序列發(fā)生器作為測試激勵。收發(fā)器的測試用例為transceiver_test.sv，如圖7所示。

測試用例代碼第2行聲明了測試環(huán)境的對象指針，第3行為外部new函數(shù)聲明，第4行為外部build_phase函數(shù)聲明，在此函數(shù)階段中建立序列發(fā)生器與測試平臺的連接關(guān)系。

定義完成測試用例后需在仿真環(huán)境中啟動測試平臺，一般使用如下指令： +UVM_TESTNAME=transceiver_test。這條指令會告訴仿真環(huán)境要使用哪個測試用例搭建UVM驗(yàn)證平臺。

2 收發(fā)器的測試流程

UVM驗(yàn)證平臺可以用于FPGA的RTL級行為仿真、門級仿真以及時序仿真。本小節(jié)將按照三類仿真類型進(jìn)行闡述，說明收發(fā)器模塊的仿真測試流程。

2.1 RTL級行為仿真

使用HDL語言完成RTL級行為描述后，要進(jìn)行RTL級行為仿真。此類仿真往往需要達(dá)到100%測試覆蓋率（包括代碼覆蓋率和功能覆蓋率）。整個測試流程是以測試覆蓋率為導(dǎo)向，只有當(dāng)測試覆蓋率達(dá)到目標(biāo)才能結(jié)束測試。

功能覆蓋率體現(xiàn)在功能覆蓋點(diǎn)上，當(dāng)所有的功能覆蓋點(diǎn)全被覆蓋后，功能覆蓋率達(dá)到100%。代碼覆蓋率由仿真環(huán)境進(jìn)行統(tǒng)計(jì)，包括表達(dá)式、分支、條件、有限狀態(tài)機(jī)（分支，狀態(tài)遷移）等的覆蓋率。

在RTL級行為仿真開始前，在sequence類中設(shè)定UVM測試激勵數(shù)量，激勵生成的約束條件。運(yùn)行UVM測試平臺，若測試中斷則查看錯誤打印信息。修復(fù)錯誤后繼續(xù)運(yùn)行UVM測試平臺，平臺自動運(yùn)行結(jié)束后，保存覆蓋率信息到ucdb文件中。重新運(yùn)行UVM測試平臺，并保存覆蓋率信息。如此反復(fù)多次后，將所有生成的覆蓋率文件合并，查看分析有哪些代碼沒有運(yùn)行到，或者哪些功能覆蓋點(diǎn)沒有被覆蓋。根據(jù)分析結(jié)果，調(diào)整測試激勵約束條件，重新運(yùn)行UVM測試平臺。如此反復(fù)，直到達(dá)到測試覆蓋率目標(biāo)位置。

表2為收發(fā)器模塊最終的測試覆蓋率報(bào)告。

2.2 門級仿真與時序仿真

在HDL代碼經(jīng)過綜合后生成門級網(wǎng)表，對于門級網(wǎng)表的仿真稱為門級仿真。門級網(wǎng)表經(jīng)過編譯、布局布線后可以生成反標(biāo)注文件，對于添加凡標(biāo)注文件的門級仿真稱為時序仿真。時序仿真和門級仿真主要以功能覆蓋率為目標(biāo)。其測試流程與RTL級行為仿真類似，在此不做贅述。

3 UVM的優(yōu)勢與不足

與傳統(tǒng)的FPGA驗(yàn)證方法相比，UVM的優(yōu)勢主要體現(xiàn)在：

3.1 測試激勵隨機(jī)化生成

與測試人員定義的直接測試用例相比，隨機(jī)生成的測試用例可以使得測試覆蓋率導(dǎo)向的測試流程更快地達(dá)到測試覆蓋率目標(biāo)，所用的測試時間更短。

3.2 測試激勵自動化生成

直接測試用例的定義需要測試人員去修改測試代碼，特別是對于大的工程而言，在修改、調(diào)試測試代碼上花費(fèi)的勞動力是巨大的。自動化的好處在于解放了測試人員，讓他們專心于查看測試過程中的異常情況，發(fā)現(xiàn)代碼漏洞，大大提高了測試效率。

3.3 測試結(jié)果自動對比

傳統(tǒng)的FPGA驗(yàn)證方法，測試結(jié)果需要測試人員去查看核對。難免會出現(xiàn)遺漏，并且效率相對較低。自動化對比測試結(jié)果可以使得測試結(jié)果更可信，更具有說服力，并且能夠令測試工作效率更高。

3.4 功能覆蓋率自動統(tǒng)計(jì)

傳統(tǒng)的FPGA測試方法每個功能特性均需要編寫直接測試用例進(jìn)行測試，并且要人工統(tǒng)計(jì)是否通過，計(jì)算功能覆蓋率情況。在UVM平臺，測試人員只需要在起始階段定義好了功能覆蓋點(diǎn)，測試平臺就可以自動的幫助測試人員統(tǒng)計(jì)功能覆蓋率的情況。降低了時間成本、人工成本，提高了測試效率。

3.5 DUT與參考模塊相互印證，測試結(jié)果可靠

傳統(tǒng)的FPGA測試方法，需要測試人員去查看波形圖，人為判斷測試結(jié)果是否正確。效率低的情況下，還有可能引起誤判斷。UVM平臺引入了參考模型，由測試人員編寫，使得待測設(shè)計(jì)的結(jié)果與參考模型進(jìn)行對比，使得測試結(jié)果進(jìn)行相互印證，測試結(jié)果更可靠。

3.6 測試過程的錯誤記錄功能

傳統(tǒng)的測試方法往往需要測試人員多次暫停測試流程去查看波形圖，人工記錄錯誤信息。而UVM平臺有著強(qiáng)大的錯誤信息打印和記錄功能，可以實(shí)時記錄測試過程中的錯誤信息，方便測試人員在測試結(jié)束后進(jìn)行分析，同樣節(jié)省了測試人員的時間，提升的測試效率。

和傳統(tǒng)的FPGA驗(yàn)證方法相比，UVM有著巨大的優(yōu)勢，但是其應(yīng)用也有一定的局限性。其不足之處主要體現(xiàn)在UVM測試平臺的搭建比較復(fù)雜，用時較多。相比于直接測試用例，UVM學(xué)習(xí)成本更高、搭建測試平臺的時間更多。因此，對于較簡單的設(shè)計(jì)，傳統(tǒng)的FPGA驗(yàn)證方法更能節(jié)省時間。

4 結(jié)束語

本文中以高速串行收發(fā)器為例較為詳細(xì)地介紹了UVM測試平臺的搭建以及測試流程。在核電行業(yè)FPGA驗(yàn)證方面推廣使用UVM，能夠使基于FPGA的儀控系統(tǒng)更加的可靠和安全。希望經(jīng)驗(yàn)分享能夠?yàn)橥械墓こ處熖峁┮恍┙ㄗh和啟發(fā)。

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