一種基于每周期兩位轉(zhuǎn)換的流水線逐次逼近ADC

何沁

摘要：隨著半導(dǎo)體制造工藝的革新與芯片供電電壓的下降，高性能的模數(shù)轉(zhuǎn)換器設(shè)計(jì)面臨新的挑戰(zhàn)。傳統(tǒng)的逐次逼近SAR模數(shù)轉(zhuǎn)換器與流水線Pipelined模數(shù)轉(zhuǎn)化器難以實(shí)現(xiàn)高轉(zhuǎn)化速率、高精度與低功耗的性能指標(biāo)，常常需要犧牲某個(gè)指標(biāo)來滿足其他要求。針對(duì)傳統(tǒng)模數(shù)轉(zhuǎn)換器電路結(jié)構(gòu)在精度、轉(zhuǎn)換速率以及功耗方面的不足之處，提出了一種基于每周期兩位轉(zhuǎn)化的流水線逐次逼近12位5兆的ADC，采用兩級(jí)流水線結(jié)構(gòu)，第二級(jí)采用每周期兩位量化的SAR模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)，可以充分利用輸入電壓幅值較小的特點(diǎn)，實(shí)現(xiàn)整體電路性能的優(yōu)化，最終可在5兆的采樣速度下達(dá)到前仿11.63位的有效位數(shù)。

關(guān)鍵詞：逐次逼近SAR；模數(shù)轉(zhuǎn)換器；流水線Pipelined；模數(shù)轉(zhuǎn)化器；每周期兩位轉(zhuǎn)換

0 引言

近年來，計(jì)算機(jī)、通信和多媒體技術(shù)飛速發(fā)展，全球高新領(lǐng)域的數(shù)字化程度不斷加深，在許多電子系統(tǒng)中都需要用到模數(shù)轉(zhuǎn)換器來將電壓、電流等模擬信號(hào)轉(zhuǎn)化為數(shù)字編碼后再進(jìn)行處理，以利用大規(guī)模數(shù)字集成電路強(qiáng)大的數(shù)據(jù)處理能力。

隨著半導(dǎo)體制造工藝的革新與芯片供電電壓的下降，高性能的模數(shù)轉(zhuǎn)換器設(shè)計(jì)面臨新的挑戰(zhàn)。文獻(xiàn)[1]中表明傳統(tǒng)的逐次逼近SAR模數(shù)轉(zhuǎn)換器與流水線Pipelined模數(shù)轉(zhuǎn)化器難以實(shí)現(xiàn)高轉(zhuǎn)化速率、高精度和低功耗的性能指標(biāo)，常常需要犧牲某個(gè)指標(biāo)來滿足其他要求。

傳統(tǒng)的SAR模數(shù)轉(zhuǎn)換器由比較器、數(shù)模轉(zhuǎn)化器和數(shù)字控制邏輯組成[2]。數(shù)字控制邏輯根據(jù)比較器的輸出結(jié)果依次決定輸出編碼每一位的值。利用逐次逼近的二分算法方式每次轉(zhuǎn)化都需要N個(gè)量化周期，經(jīng)歷N次比較，其轉(zhuǎn)換速率受到了很大的限制[3]。除此之外，傳統(tǒng)的SAR模數(shù)轉(zhuǎn)換器只利用了比較器輸出的電壓比較結(jié)果而忽略了比較器可以提供的其他信息，使得每次量化只能單位進(jìn)行，這也嚴(yán)重限制了SAR模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率[4]。

傳統(tǒng)的流水線Pipelined模數(shù)轉(zhuǎn)化器屬于多級(jí)轉(zhuǎn)換器[5]，每一級(jí)都有采樣保持電路，并有一個(gè)級(jí)間放大器對(duì)本級(jí)的量化余量進(jìn)行放大，再輸出給后級(jí)作進(jìn)一步的量化。采樣保持電路使得在一個(gè)周期內(nèi)只需每個(gè)流水線級(jí)分別完成量化與殘差放大，而無需整個(gè)轉(zhuǎn)換器一次性完成轉(zhuǎn)化，因此轉(zhuǎn)換速率不會(huì)隨著級(jí)數(shù)的增加而下降，但由于需要用到增益精確的級(jí)間放大器，整體功耗較大，特別是在低壓短溝道的先進(jìn)工藝下，實(shí)現(xiàn)高增益的運(yùn)算放大器用以設(shè)計(jì)增益穩(wěn)定的反饋網(wǎng)絡(luò)顯得更加困難[6]。

針對(duì)傳統(tǒng)模數(shù)轉(zhuǎn)換器電路結(jié)構(gòu)在精度、轉(zhuǎn)換速率以及功耗方面的不足之處，本文提出了一種基于電壓域與時(shí)域結(jié)合量化的流水線逐次逼近的12位5兆的ADC，采用兩級(jí)流水線結(jié)構(gòu)，第二級(jí)采用電壓域與時(shí)域結(jié)合量化的SAR模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)，可以充分利用輸入電壓幅值較小的特點(diǎn)，實(shí)現(xiàn)整體電路性能的優(yōu)化。

1 原理分析

為了實(shí)現(xiàn)ADC電路的整體性能提高，采用的基于電壓域與時(shí)域結(jié)合量化的流水線逐次逼近ADC包括第一級(jí)ADC、第二級(jí)ADC和級(jí)間單位增益緩沖器。

1.1 系統(tǒng)架構(gòu)

相較于傳統(tǒng)結(jié)構(gòu)，提出了一種具有創(chuàng)新性的整體系統(tǒng)架構(gòu)，如圖1所示，包括第一級(jí)傳統(tǒng)SAR ADC，第二級(jí)電壓域與時(shí)域結(jié)合量化SAR ADC和單位增益緩沖器，第一級(jí)SARADC的輸入端連接輸入信號(hào)，其第一級(jí)輸出端輸出ADC的高位量化結(jié)果，第二級(jí)輸出端輸出ADC的低位量化結(jié)果，第一級(jí)量化結(jié)果和第二級(jí)量化結(jié)果作為最終輸出碼字依次編碼后得到最終量化結(jié)果。

第二級(jí)每周期兩位量化的SAR ADC如圖2所示，包括時(shí)域基準(zhǔn)的模數(shù)轉(zhuǎn)換器、電壓域基準(zhǔn)的模數(shù)轉(zhuǎn)換器和數(shù)字邏輯控制模塊。時(shí)域基準(zhǔn)的模數(shù)轉(zhuǎn)換器（圖2中201）包括第一比較器和N位的第一電容陣列，第一電容陣列上極板分別連接第一比較器的正負(fù)輸入端，電容下極板通過開關(guān)連接地電位、共模電位或基準(zhǔn)電位。電壓域基準(zhǔn)的模數(shù)轉(zhuǎn)換器（圖2中202）包括第二比較器和N位的第二電容陣列，第二電容陣列上極板分別連接第二比較器的正負(fù)輸入端，電容下極板通過開關(guān)連接地電位、第二級(jí)ADC的輸入信號(hào)或基準(zhǔn)電壓。數(shù)字邏輯控制模塊的輸入連接第一比較器和第二比較器的輸出端，其輸出作為第二級(jí)ADC的量化結(jié)果輸出。

1.2 量化過程分析

如圖3所示的時(shí)序圖，本論文敘述的ADC通過兩級(jí)流水線的方式實(shí)現(xiàn)量化，每一級(jí)ADC為逐次逼近模數(shù)轉(zhuǎn)換器。第一級(jí)ADC按照傳統(tǒng)SAR的工作方式進(jìn)行逐次逼近，每個(gè)周期量化1位，經(jīng)歷采樣、量化和緩沖保持的過程。第二級(jí)ADC利用電壓域與時(shí)域相結(jié)合的方式實(shí)現(xiàn)每個(gè)周期量化2位，提高了電路轉(zhuǎn)換的速率。第一級(jí)ADC和第二級(jí)ADC通過流水線的工作方式實(shí)現(xiàn)了在同時(shí)間內(nèi)的量化，提高了整體的轉(zhuǎn)換速率，本文中采用兩級(jí)SAR而不是整體流水線的實(shí)現(xiàn)方式，考慮到SAR模數(shù)轉(zhuǎn)化器的低功耗特性，這也會(huì)降低整個(gè)電路的功耗。輸入信號(hào)經(jīng)過第一級(jí)量化，信號(hào)的幅度在逐次逼近中不斷減小。與此相對(duì)應(yīng)的比較器的輸出延時(shí)隨著比較器輸入電壓幅值的減小而呈指數(shù)增大，而比較時(shí)間隨幅值的變化差異越大，比較的精度也越高。利用這樣一個(gè)特性，不需將第一級(jí)量化后的殘差電壓進(jìn)行放大，只需級(jí)聯(lián)一個(gè)單位增益緩沖器將第一級(jí)的輸出電壓傳遞到第二級(jí)作為輸入電壓即可，這進(jìn)一步降低了整體電路功耗以及提高了線性度。

本文中第一級(jí)ADC采用4位有效位數(shù)的模塑轉(zhuǎn)換器，而第二級(jí)ADC采用8位精度的模數(shù)轉(zhuǎn)換器來實(shí)現(xiàn)5兆的轉(zhuǎn)換率。值得說明的是，第二級(jí)ADC中電壓域基準(zhǔn)模數(shù)轉(zhuǎn)換器的連接方式與傳統(tǒng)SAR模數(shù)轉(zhuǎn)換器的連接方式一致，而時(shí)域基準(zhǔn)模數(shù)轉(zhuǎn)換器的最高位電容下極板始終接地電位，相應(yīng)的第三位、第五位、第七位電容下極板也始終接地電位，除此之外的其他電容下極板會(huì)通過開關(guān)分別連接基準(zhǔn)電壓、地電位和共模電位，這個(gè)數(shù)模轉(zhuǎn)換器的作用是在量化過程中順序地提供1/4VREF、1116VREF、1/32VREF、1/64VREF的電壓幅值。以第一次量化來具體說明，如圖4所示，第一比較器的每一位輸出結(jié)果包含兩位信息，一位是輸入電壓與參考電壓的比較結(jié)果，另外一位是與輸入電壓大小相關(guān)的輸出延時(shí)時(shí)間1。當(dāng)增加一個(gè)相同的第二比較器，輸入電壓差為每個(gè)周期的參考電壓的1/4時(shí)，第二比較器的輸出時(shí)間延時(shí)0就是每個(gè)比較周期的基準(zhǔn)時(shí)間。將該時(shí)間與第一比較器的延時(shí)時(shí)間1做比較可以判斷第一比較器的輸入電壓壓差與1/4VREF的大小關(guān)系，從而將每次量化分為4個(gè)區(qū)間，完成兩位的量化。

2 仿真驗(yàn)證

通過對(duì)該ADC進(jìn)行仿真，基于TSMC 65 nm工藝，通過Caden ce軟件驗(yàn)證。

圖5為輸入正弦信號(hào)時(shí)電路的輸出結(jié)果?？梢钥闯?，輸出的量化結(jié)果呈現(xiàn)為階梯狀的正弦信號(hào)，與輸入信號(hào)的周期性大致相同。對(duì)輸出結(jié)果進(jìn)行采樣取點(diǎn)再做FFT分析可得到如圖6所示的ADC整體性能，有效位數(shù)ENOB可達(dá)到11.63位，無雜散動(dòng)態(tài)范圍SFDR可達(dá)到85.8 dB，信號(hào)噪聲失真比SNDR為72.8 dB。

表1為各個(gè)工藝角下電路的相關(guān)數(shù)據(jù)。由表中數(shù)據(jù)可見，ADC的有效位數(shù)在各個(gè)工藝角下都可以達(dá)到11位以上，最差的ss角下也為11.24位。

由仿真驗(yàn)證可知，在各個(gè)工藝角下該ADC電路正常工作，可在5兆的采樣速度下實(shí)現(xiàn)模數(shù)轉(zhuǎn)換功能并且達(dá)到高于11位的有效位數(shù)。

3 結(jié)論

在TSMC工藝下，實(shí)現(xiàn)了一種基于電壓域與時(shí)域結(jié)合量化的流水線逐次逼近12位5兆的ADC的設(shè)計(jì)。由電路的仿真驗(yàn)證結(jié)果可知，電路功能正常，符合設(shè)計(jì)目標(biāo)。該電路的在tt工藝角下可達(dá)到11.63位的有效位數(shù)。該電路采用TSMC工藝，可集成于芯片內(nèi)部，實(shí)現(xiàn)模擬信號(hào)對(duì)數(shù)字信號(hào)的轉(zhuǎn)換。

參考文獻(xiàn)：

[1]Z. Cao， etal.， "A 32 mW l.25 GS/s 6b 2b/Step SAR ADC in 0.13 μ mCMOS，" IEEE J. Solid-State Circuits， vol. 44， no. 3， pp. 862 - 873， Mar.2009.

[2]H.Hong， et al.， "26.7 A 2.6b/cycle-Architecture-Based 10b 1.7GS/s 15.4mW 4x-Time-Interleaved SAR ADC with a Multistep HardwareRetirement Technique，" IEEE ISSCC Digestof Technical Papers， pp. 470 - 472， Feb. 2015.

[3]L. Kull et al.， "A 3.1 mW 8b 1.2 GS/s single-channel asynchronous SAR ADC with alternatecomparators for enhanced speed in 32 nm digital SOl CMOS，" IEEE J. Solid-State Circuits，vol. 48， no. 12， pp. 3049 - 3058，Dec. 2013.

[4]F.Ren，D. Markovic， "A configurable 12-to-237 KS/s 12.8 rnW sparseapproximation enginefor mobile ExG data aggregation，' in Proc. IEEE ISSCC， 2016， pp. 68 - 78.

[5]M.Trakimas， R. D. Angelo， S. Aeron， T Hancock， and S. Sonkusale， "A compressedsensing analog-to-inforrnation converter with edge-triggered SAR ADC core，" IEEE Trans.Circuits Syst. l， Reg. Papers， vol. 60， no. 5，pp. 1135 - 1148， May 2013.

[6]M. Saberi and R. Lotfi， "Segmented Architecture for Successive Approximation Analog-to-Digital Converters，" Very Large Scale Integration （VLSI） Systems， IEEE Transactions on， vol.22， no. 3， pp. 593 - 606，March 2014.