基于DSP+FPGA的高速采樣系統(tǒng)設(shè)計(jì)

孫 暢， 繆思恩

(浙江大學(xué) 能源工程學(xué)院，浙江 杭州 310027)

0 引 言

儲(chǔ)能是實(shí)現(xiàn)能源高效利用的重要方式，其中飛輪儲(chǔ)能以其儲(chǔ)能密度高、效率高、壽命長、無污染的優(yōu)點(diǎn)[1]，引起了廣泛關(guān)注。磁懸浮軸承控制器是飛輪儲(chǔ)能的核心技術(shù),具有無機(jī)械接觸和特性可控制優(yōu)點(diǎn)[2]。高速采樣系統(tǒng)是磁懸浮軸承控制器的關(guān)鍵組成部分,其采樣頻率和響應(yīng)速度是衡量磁懸浮軸承性能的重要參數(shù)。本文主要研究用于飛輪儲(chǔ)能磁懸浮軸承控制器的多通道高速采樣系統(tǒng)。

1 整體模塊設(shè)計(jì)

設(shè)計(jì)由AD采樣模塊、運(yùn)算控制模塊、通用串行總線(universal serial bus,USB)通信模塊和相關(guān)外圍設(shè)備組成。位移傳感器采樣飛輪轉(zhuǎn)子位移信號(hào)后，經(jīng)過信號(hào)調(diào)制電路送入AD采樣模塊進(jìn)行模/數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號(hào)發(fā)送至運(yùn)算控制模塊進(jìn)行數(shù)據(jù)處理，得到的控制信號(hào)經(jīng)過功率放大器后，驅(qū)動(dòng)執(zhí)行機(jī)構(gòu)使飛輪轉(zhuǎn)子保持穩(wěn)定。同時(shí)，采樣信息、控制信號(hào)可以通過USB通信模塊，與上位機(jī)完成數(shù)據(jù)交換。系統(tǒng)的整體模塊結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)整體模塊結(jié)構(gòu)

2 系統(tǒng)性能要求

1)根據(jù)飛輪轉(zhuǎn)子的結(jié)構(gòu)和性能特點(diǎn)[3～5]設(shè)置采樣模塊性能要求為： 5個(gè)采樣通道，0.1%采樣精度。采樣速度設(shè)計(jì)，假定飛輪轉(zhuǎn)速為105r/min，每轉(zhuǎn)采樣128點(diǎn)，則相鄰兩個(gè)采樣點(diǎn)之間的時(shí)間間隔應(yīng)小于4.69 μs。

2)運(yùn)算控制模塊性能要求

響應(yīng)時(shí)間，依據(jù)上文假設(shè)，飛輪轉(zhuǎn)子每轉(zhuǎn)1圈，運(yùn)算控制模塊輸出1次控制信號(hào)。飛輪轉(zhuǎn)子每圈耗時(shí)0.6 ms，即從采樣開始到輸出控制信號(hào)，系統(tǒng)的響應(yīng)時(shí)間須小于0.6 ms。要求控制芯片要有盡可能高的主頻信號(hào)和盡可能快的指令周期。

另外，考慮到目前的控制算法[6]均需要進(jìn)行大量的浮點(diǎn)計(jì)算，因此，在選擇運(yùn)算控制芯片時(shí)須考慮浮點(diǎn)計(jì)算能力。

3 各模塊器件選型

由上述分析，設(shè)計(jì)中，AD采樣模塊選用TI公司生產(chǎn)的高速AD采樣芯片THS1207[7]。每片THS1207包含4個(gè)采樣通道，因此，本文選用2片THS1207協(xié)同控制，同步采樣。

運(yùn)算控制模塊選取時(shí)，考慮到基于數(shù)字信號(hào)處理器(digital signal processor,DSP)和現(xiàn)場(chǎng)可編程門陣列(field programmable gate array,FPGA)的特點(diǎn)[8～10],為了保證采樣和控制運(yùn)算的實(shí)時(shí)性，本文提出了一種DSP和FPGA主從設(shè)計(jì)的多通道高速采樣系統(tǒng)。FPGA作為DSP的協(xié)處理器，實(shí)現(xiàn)對(duì)AD芯片的控制和采集數(shù)據(jù)的緩存，DSP通過擴(kuò)展的直接存儲(chǔ)器訪問(extended direet memory access,EDMA)讀取FPGA緩存的采樣數(shù)據(jù),實(shí)現(xiàn)對(duì)采樣數(shù)據(jù)的運(yùn)算處理。

選用32位高速浮點(diǎn)型DSP芯片TMS320C6713,擁有強(qiáng)大的浮點(diǎn)計(jì)算能力。

FPGA芯片選用EP3C25Q240，其擁有24 624門邏輯單元，66門18×18乘法器，4個(gè)鎖相環(huán)單元以及最多達(dá)215個(gè)可供用戶使用的I/O引腳，完全滿足本設(shè)計(jì)的需要。

4 系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)硬件原理如圖2。

圖2 系統(tǒng)硬件原理

4.1 AD采樣模塊

THS1207由4個(gè)同步采樣模擬輸入通道構(gòu)成，4個(gè)輸入通道可以單獨(dú)選擇，并配置為單端或差分輸入模式。其內(nèi)部提供1.5～3.5 V的參考電壓，也可以選用外部參考電壓，來滿足應(yīng)用對(duì)于精度和溫度漂移的要求。圖2中，D0～D11為數(shù)據(jù)總線I/O端口；nAD_RE和nAD_WE分別為讀寫控制信號(hào)；CONV_CLK為外部提供給THS1207的A/D轉(zhuǎn)換時(shí)鐘信號(hào)；SYNC為THS1207輸出的同步信號(hào)。

4.2 運(yùn)算控制模塊

4.2.1 DSP模塊

TMS320C6713擁有32位外部存儲(chǔ)器接口(external memory interface，EMIF)，可無縫連接各種存儲(chǔ)器或外部尋址空間。本設(shè)計(jì)中，TMS320C6713的外部存儲(chǔ)空間nCE1對(duì)應(yīng)外擴(kuò)Flash，nCE2對(duì)應(yīng)FPGA，nCE3對(duì)應(yīng)USB接口。DSP外圍電路主要包括以下4個(gè)部分：

1)外擴(kuò)Flash模塊。選用SST39VF1601，存儲(chǔ)空間1 MB×16 B，讀速高達(dá)70 ns，工作電壓2.7～3.6 V。

2)復(fù)位模塊。選用MAX706T，SO—8封裝，200 ms復(fù)位延遲，可手動(dòng)復(fù)位，也可提供失電和低電壓保護(hù)。

3)電源模塊。TMS320C6713的I/O口工作電壓3.3 V，內(nèi)核工作電壓1.2 V，選用AMS1117系列穩(wěn)壓芯片，確保供電穩(wěn)定精確。

4.2.2 FPGA模塊

將2片THS1207的12位數(shù)據(jù)線D0～D11，轉(zhuǎn)換時(shí)鐘CONV_CLK，同步信號(hào)SYNC以及讀信號(hào)nAD_RE和寫信號(hào)nAD_WE分別連接至FPGA的I/O端口，實(shí)現(xiàn)對(duì)THS1207的采樣控制。

5 系統(tǒng)軟件設(shè)計(jì)

軟件設(shè)計(jì)主要包括2個(gè)部分：FPGA對(duì)AD的采樣控制和DSP對(duì)FPGA的讀/寫控制。

5.1 FPGA對(duì)模擬數(shù)字轉(zhuǎn)換器的采樣控制

選用Verilog作為硬件描述語言[11]。設(shè)計(jì)須對(duì)2片THS1207的5個(gè)通道進(jìn)行采樣控制。為了確保同步性，在硬件布局時(shí)，2片THS1207共用轉(zhuǎn)換工作時(shí)鐘。FPGA通過寫命令同時(shí)啟動(dòng)2片THS1207，5個(gè)通道的模擬信號(hào)進(jìn)入THS1207，且THS1207一直工作在連續(xù)采樣模式下。當(dāng)2片THS1207中的同步信號(hào)SYNC均為低電平時(shí)，則可認(rèn)為5個(gè)通道采集得到的數(shù)字信號(hào)已同步到位[12]，通過片選信號(hào)的切換依次讀取各通道的采樣數(shù)據(jù)并暫時(shí)儲(chǔ)存在FPGA寄存器中，等待DSP的讀取。

THS1207包含2個(gè)10位的控制寄存器CR0和CR1，在開始采樣前，F(xiàn)PGA需要向CR0和CR1寫入控制命令，以正確配置THS1207的工作模式。THS1207的配置流程如圖3。

利用Modelsim對(duì)THS1207配置程序進(jìn)行仿真,得到配置THS1207的仿真結(jié)果如圖4。

5.2 DSP對(duì)FPGA的讀寫控制

增強(qiáng)型直接存儲(chǔ)器訪問(enhanced direct memory access，EDMA)是DSP中用于快速數(shù)據(jù)交換的重要技術(shù)，其不占用CPU資源，可在后臺(tái)進(jìn)行數(shù)據(jù)傳輸，能夠極大地提升DSP和外設(shè)之間的數(shù)據(jù)傳輸效率，提升DSP的響應(yīng)速度。

本設(shè)計(jì)中，F(xiàn)PGA實(shí)時(shí)緩存THS1207采樣數(shù)據(jù)，作為一級(jí)緩存；同時(shí)每圈讀取128點(diǎn)一級(jí)緩存中的采樣數(shù)據(jù)作為二級(jí)緩存。通過產(chǎn)生外部中斷啟動(dòng)對(duì)應(yīng)的EDMA通道，將二級(jí)緩存中的采樣數(shù)據(jù)從FPGA搬運(yùn)到DSP中。

圖3 THS1207配置流程

圖4 配置THS1207時(shí)序

6 系統(tǒng)性能測(cè)試

實(shí)驗(yàn)利用信號(hào)發(fā)生器產(chǎn)生正弦波，對(duì)每個(gè)正弦波采樣128點(diǎn)，通過EDMA將采樣數(shù)據(jù)直接送入DSP內(nèi)存,利用MATLAB對(duì)采樣數(shù)據(jù)進(jìn)行圖形繪制,得到頻率為4 kHz、幅值為1 V的正弦波的采樣波形如圖5所示。

圖5 采樣波形

實(shí)驗(yàn)中，當(dāng)信號(hào)發(fā)生器輸出正弦波的頻率達(dá)到6.5 kHz時(shí)，即采樣頻率達(dá)到832 kHz時(shí)，設(shè)計(jì)的采樣能力達(dá)到最大值，相當(dāng)于390 000 r/min的旋轉(zhuǎn)機(jī)械的基頻信號(hào)。當(dāng)信號(hào)頻率超過6.5 kHz時(shí)，采樣波形出現(xiàn)“丟點(diǎn)”現(xiàn)象，但采樣波形依舊光滑。當(dāng)信號(hào)頻率達(dá)到9.5 kHz時(shí)，采樣波形出現(xiàn)“平臺(tái)”現(xiàn)象，采樣波形變得不光滑，接近理論極限采樣頻率9.77 kHz。

分析原因：由于FPGA的信號(hào)通過邏輯門傳輸時(shí)會(huì)產(chǎn)生延時(shí)，且FPGA信號(hào)走線也會(huì)產(chǎn)生延時(shí)，導(dǎo)致信號(hào)頻率達(dá)到6.5 kHz時(shí)，由于搬運(yùn)速度跟不上采樣速度，出現(xiàn)采樣數(shù)據(jù)丟失，即“丟點(diǎn)”情況。而當(dāng)信號(hào)頻率達(dá)到9.5 kHz時(shí)，由于采樣速度接近極限值，導(dǎo)致連續(xù)兩次搬運(yùn)的采樣數(shù)據(jù)可能為同一個(gè)值，從而在采樣波形上出現(xiàn)“平臺(tái)”現(xiàn)象。

7 結(jié)束語

利用DSP的運(yùn)算能力、FPGA的并行處理，通過模塊化設(shè)計(jì)，實(shí)現(xiàn)了飛輪儲(chǔ)能磁懸浮軸承控制器對(duì)于多通道、高速采樣的性能要求。實(shí)驗(yàn)結(jié)果表明:本文設(shè)計(jì)的系統(tǒng)工作穩(wěn)定、可靠，且實(shí)測(cè)最大采樣波形頻率和理論值接近。