基于集成芯片的軟件無(wú)線電射頻前端設(shè)計(jì)與實(shí)現(xiàn)*

曾榮鑫，翟旭平

（1.上海大學(xué)特種光纖與先進(jìn)通信國(guó)際合作聯(lián)合實(shí)驗(yàn)室，上海 200444；2.上海大學(xué)上海先進(jìn)通信與數(shù)據(jù)科學(xué)研究院，上海 200444）

1 引言

軟件無(wú)線電是一種以開放式體系架構(gòu)為基礎(chǔ)，在通用硬件平臺(tái)上應(yīng)用軟件技術(shù)實(shí)現(xiàn)具有最大靈活性和適應(yīng)性的各種無(wú)線通信方式和功能的系統(tǒng)，其基本設(shè)計(jì)思想是以一個(gè)模塊化、標(biāo)準(zhǔn)化的硬件平臺(tái)為基礎(chǔ)，通過(guò)編寫不同的程序從而實(shí)現(xiàn)不同功能[1-2]。因此在實(shí)際的硬件平臺(tái)設(shè)計(jì)中，為了在已定的硬件結(jié)構(gòu)中最大化地發(fā)揮軟件可重構(gòu)的優(yōu)勢(shì)，應(yīng)將射頻模擬信號(hào)與數(shù)字離散信號(hào)盡早地轉(zhuǎn)換，并讓數(shù)字部分所占比例盡量高，這就要求寬帶AD/DA轉(zhuǎn)換模塊盡量靠近天線部分，減少模擬部分，最好是能將從天線進(jìn)來(lái)的射頻信號(hào)不經(jīng)過(guò)任何混頻，只需放大后直接進(jìn)入AD進(jìn)行采樣。然而工作頻段大于2 GHz時(shí)，根據(jù)Nyqiust采樣定理，采樣率不能低于信號(hào)帶寬的2倍，也就是需要采樣率高達(dá)4 GHz，這樣的AD/DA是很難實(shí)現(xiàn)的，即使能實(shí)現(xiàn)成本也很高。對(duì)此，本文采用高度集成芯片LMS6002D作為模擬射頻前端的收發(fā)芯片，其內(nèi)部采用寬帶中頻帶通采樣結(jié)構(gòu)[3-6]，可有效解決AD直接采樣帶寬不夠的問(wèn)題，且只需要較少的外部器件就能實(shí)現(xiàn)射頻信號(hào)到中頻數(shù)字信號(hào)的轉(zhuǎn)換，提高了系統(tǒng)的集成度。

圖1 硬件模塊分布圖

LMS6002D作為模擬射頻前端的收發(fā)芯片，其內(nèi)部集成了低噪聲放大器（L N A）、數(shù)字頻率合成器（PLL）、功率放大器（PA）、低通濾波器（L P F）、混頻器（M I X E R）、收發(fā)功率控制器（VGA）和12位的ADC/DAC模塊，使得軟件無(wú)線電平臺(tái)的集成度大大提高，極大地簡(jiǎn)化了系統(tǒng)的硬件設(shè)計(jì)。該器件可通過(guò)SPI（Serial Peripheral Interface，串行外設(shè)接口）進(jìn)行編程，并提供一個(gè)完整的校準(zhǔn)功能。對(duì)于片內(nèi)AD/DA采樣模塊無(wú)法滿足通信要求時(shí)，在發(fā)送鏈路，可以采取片外將數(shù)字基帶信號(hào)轉(zhuǎn)換為模擬信號(hào)后再輸入到LMS6002D的模擬輸入端，而接收鏈路則可以在濾波放大后從模擬輸出端輸出模擬中頻基帶信號(hào)。

2 射頻前端整體硬件設(shè)計(jì)

2.1 射頻前端實(shí)現(xiàn)方案

在軟件無(wú)線電平臺(tái)的設(shè)計(jì)中，射頻前端作為硬件設(shè)計(jì)中模擬信號(hào)與數(shù)字信號(hào)之間的轉(zhuǎn)換，其性能的優(yōu)異直接決定著系統(tǒng)的整體性能，因此其設(shè)計(jì)是關(guān)鍵。

本文射頻前端的實(shí)現(xiàn)以射頻芯片LMS6002D為核心，輔以其它必要的外部電路作為收發(fā)鏈路的主要實(shí)現(xiàn)方案，主要由電源供應(yīng)電路、時(shí)鐘電路、射頻電路和高速數(shù)字接口模塊組成，整體硬件模塊分布如圖1所示。

2.2 硬件電路設(shè)計(jì)

射頻前端的硬件設(shè)計(jì)主要包括了電源電路、時(shí)鐘電路、射頻模塊電路、數(shù)字端電路。

圖2 電源電路圖

（1）電源模塊。在任何硬件系統(tǒng)設(shè)計(jì)中，電源模塊的設(shè)計(jì)都是最基本和至關(guān)重要的。在此次設(shè)計(jì)中，射頻前端所有模塊的電源供應(yīng)都是由外部輸入5V直流經(jīng)過(guò)DC-DC變換得到。根據(jù)系統(tǒng)所有器件的供電分析：LMS6002D芯片內(nèi)部的VGA、PLL、LNA等模塊都需要+3.3 V的模擬工作電壓，以驅(qū)動(dòng)I/O端口的高低電平輸出和模塊電源供應(yīng)；內(nèi)部ADC和DAC模塊是模擬電路和數(shù)字電路的橋接，需要提供模擬+1.8 V、模擬+3.3 V和數(shù)字+1.8 V參考電壓；后級(jí)的功率放大電路和低噪聲放大電路采用+5 V供電，以提供足夠大的功率輸出。電源電路如圖2所示。

（2）時(shí)鐘電路。在本文設(shè)計(jì)的射頻前端硬件中，LMS6002D器件需要從外部提供的時(shí)鐘信號(hào)有3個(gè)：PLL模塊參考時(shí)鐘輸入PLL_CLK、接收鏈路接口數(shù)據(jù)時(shí)鐘RX_CLK、發(fā)送鏈路接口數(shù)據(jù)時(shí)鐘TX_CLK。此處將采用具有溫度補(bǔ)償特性的有源晶振作為PLL_CLK時(shí)鐘，當(dāng)然對(duì)于不同需求時(shí)也可以通過(guò)SMA接頭外部輸入，具有較大的靈活性?？紤]到TX_CLK和RX_CLK時(shí)鐘頻率是ADC/DAC采樣率的2倍以上，而不同應(yīng)用場(chǎng)景下基帶IQ數(shù)據(jù)流的采樣率是不一樣的，例如WCDMA制式下的下行ADC采樣率為15.36 Msps，而GSM制式下的下行ADC采樣率為1.083 Msps，因此TX_CLK和RX_CLK時(shí)鐘采取從外部數(shù)字基帶接口輸入，也可以直接使用PLL_CLK的緩沖時(shí)鐘。整個(gè)時(shí)鐘模塊的硬件實(shí)現(xiàn)如圖3所示。

（3）射頻模塊電路。LMS6002D器件的發(fā)射鏈路有兩個(gè)輸出端口TXOUT1和TXOUT2，接收鏈路有三個(gè)輸入端口RXIN1、RXIN2和RXIN3，且每一個(gè)端口為了有效抑制輸入輸出共模噪聲，均采取了差分傳輸模式，即TXOUT1實(shí)際輸出端口為TXOUT1N和TXOUT1P。因此射頻模塊主要是將差分信號(hào)經(jīng)過(guò)單雙端轉(zhuǎn)換電路轉(zhuǎn)換為單端信號(hào)[7-9]，再把多路單端射頻信號(hào)輸入射頻開關(guān)電路。對(duì)于每條輸入輸出口的平衡——非平衡信號(hào)轉(zhuǎn)換，低頻段與中頻段部分采用的分立元件電容電感組成的π型結(jié)構(gòu)，寬帶部分則采用了巴倫TC1-1-13MA器件，這種轉(zhuǎn)換電路可提高信號(hào)傳輸時(shí)的抗電磁干擾、抗電源噪聲能力和抑制偶次諧波，另外還可以起到前后電路阻抗匹配的作用。在接收回路中，對(duì)于不同頻段的輸入端口RXIN1、RXIN2和RXIN3，需要兩位GPIO口控制；發(fā)送回路有TXOUT1和TXOUT2，只需一位GPIO口控制。射頻模塊電路如圖4所示，射頻開關(guān)GPIO的真值表如表1所示：

表1 射頻開關(guān)GPIO真值表

圖3 時(shí)鐘模塊電路

（4）數(shù)字端電路。此處主要包括了發(fā)送TX_DATA和接收RX_DATA通路的數(shù)字中頻信號(hào)（其位寬都是12 bits），串口SPI通信接口SCLK、SEN、SDIO、SDO以及其他的一些使能端口所組成的數(shù)字接口，方便與數(shù)字處理系統(tǒng)進(jìn)行數(shù)據(jù)地交互。

2.3 硬件PCB版圖設(shè)計(jì)

在前文2.2節(jié)所設(shè)計(jì)的原理圖基礎(chǔ)上，使用硬件設(shè)計(jì)工具進(jìn)行PCB版圖設(shè)計(jì)，最終實(shí)現(xiàn)本文所設(shè)計(jì)的射頻前端硬件電路板，以便后續(xù)的板級(jí)測(cè)試。由于此射頻前端最高需要支持3.8 GHz的射頻信號(hào)，因此在PCB的布局布線時(shí)不僅需要考慮到電源完整性、信號(hào)完整性設(shè)計(jì)，還要對(duì)寄生效應(yīng)、耦合作用等因素加以控制。例如在雙端差分信號(hào)線布線時(shí)，由于是差分對(duì)，元件布局需要呈對(duì)稱性，走線長(zhǎng)度要一致且盡量短，以減少高頻信號(hào)對(duì)外的發(fā)射和相互間的耦合作用。數(shù)字信號(hào)的地線和模擬信號(hào)的地線是要做隔離的，可以采用在合適位置單點(diǎn)互聯(lián)的方式，或者采用高頻扼流磁珠互聯(lián)的方式。高頻信號(hào)線路中盡量減少過(guò)孔的使用，可有效減少引入的分布電容。考慮到以上各種因素后，并參考相關(guān)高頻電路的設(shè)計(jì)，最終的實(shí)物如圖5所示：

圖4 射頻模塊電路圖

圖5 最終實(shí)物圖

3 射頻前端參數(shù)配置

3.1 配置方式

LMS6002D不同模塊的參數(shù)設(shè)置是通過(guò)同步串行SPI通信修改模塊寄存器的值實(shí)現(xiàn)的。SPI通信可以配置成3線或4線操作模式，其信號(hào)名、端口類型和功能說(shuō)明如表2所示：

表2 SPI信號(hào)及功能說(shuō)明

每個(gè)配置寄存器位寬為8位，一個(gè)讀寫時(shí)序包含16 bits，前8 bits為指令字節(jié)，后8 bits為待讀寫的數(shù)據(jù)比特。其中指令字節(jié)的最高位是SPI讀寫指示位，1代表寫，0代表讀，其余7 bits表示寄存器地址，因此每次的讀或?qū)懖僮鞫夹枰?6個(gè)SCLK時(shí)鐘周期。對(duì)于SPI通信時(shí)的定時(shí)定性如下：數(shù)據(jù)最小建立時(shí)間tES=1 ns，數(shù)據(jù)最小保持時(shí)間tEH=0.2 ns，使能最小建立時(shí)間tES=2 ns，使能最小保持時(shí)間tEH=0.2 ns。

3.2 參數(shù)配置程序

根據(jù)設(shè)計(jì)的需求，可通過(guò)建立S P I通信對(duì)LMS6002D內(nèi)部寄存器進(jìn)行讀寫訪問(wèn)，從而實(shí)現(xiàn)所需功能。根據(jù)模塊的不同功能將寄存器劃分為8個(gè)不同的邏輯塊——3 bits表示，每個(gè)邏輯單元含有16個(gè)寄存器——4 bits表示，共同組成7 bits的配置寄存器地址。

參數(shù)配置程序是在FPGA上使用Verilog HDL語(yǔ)言編寫一個(gè)SPI串口通信程序[10]，該程序主模塊采用了主從狀態(tài)機(jī)結(jié)構(gòu)，主狀態(tài)機(jī)是從頂層模塊的初始化一直往下去配置PLL、VGA增益、LPF失調(diào)補(bǔ)償?shù)茸幽K，子狀態(tài)機(jī)則是每個(gè)不同模塊內(nèi)部的具體配置過(guò)程，只有當(dāng)子狀態(tài)機(jī)配置完成后才會(huì)跳到主狀態(tài)機(jī)進(jìn)行下一個(gè)模塊配置，具體實(shí)現(xiàn)流程圖如圖6所示。

圖6 參數(shù)配置程序流程圖

4 仿真與實(shí)測(cè)

根據(jù)3.2節(jié)的內(nèi)容，本文在FPGA上編寫參數(shù)配置程序，然后通過(guò)SPI串口通信將參數(shù)值傳入射頻前端，寄存器的配置值可參考芯片手冊(cè)。圖7是SPI參數(shù)配置程序在ISim平臺(tái)上的時(shí)序仿真，可以看到SPI的MOSI端口可以連續(xù)將不同的配置參數(shù)轉(zhuǎn)換為串口輸出，且時(shí)序基本滿足通信要求。

配置程序仿真通過(guò)后，將程序下載到FPGA中，再搭建好射頻前端的硬件測(cè)試平臺(tái)，測(cè)試在不同中心頻率時(shí)能否輸出射頻調(diào)制信號(hào)。以下為測(cè)試環(huán)境：

（1）DC直流電源：為射頻板和FPGA供電；

（2）Agilent 80 MHz信號(hào)源：為射頻板提供30.72 MHz外部參考時(shí)鐘輸入；

（3）Agilent任意波形發(fā)生器：提供單一頻點(diǎn)的模擬正弦測(cè)試信號(hào)；

（4）R&S基帶信號(hào)發(fā)生器：產(chǎn)生模擬中頻IQ調(diào)制測(cè)試信號(hào)；

（5）Agilent示波器：射頻輸出信號(hào)測(cè)試；

（6）R&S頻譜分析儀：射頻信號(hào)的頻譜分析。

圖7 參數(shù)配置仿真圖

首先測(cè)試系統(tǒng)PLL模塊能否正常輸出不同頻段本振信號(hào)。如圖8為本振信號(hào)輸出波形，從圖中可以看到，本振頻率為1 GHz，和程序參數(shù)配置值一致，說(shuō)明PLL模塊可以正常工作。將TX鏈路的低通濾波器帶寬配置為最大帶寬14 MHz，從TXINI和TXINQ端口輸入不同單頻點(diǎn)1 kHz、10 kHz、100 kHz、1 MHz、10 MHz和14 MHz信號(hào)，以測(cè)試射頻前端的基帶傳輸帶寬是否能達(dá)到集成芯片的最大可傳輸帶寬。

圖8中輸出信號(hào)的包絡(luò)周期為1 MHz，與輸入信號(hào)頻率一致，說(shuō)明發(fā)射鏈路的各個(gè)模塊工作正常，經(jīng)過(guò)測(cè)試其它頻點(diǎn)也能調(diào)制輸出。再測(cè)試輸入模擬基帶IQ調(diào)制信號(hào)，使用基帶信號(hào)發(fā)生器產(chǎn)生1 Msps BPSK數(shù)據(jù)格式的IQ調(diào)制信號(hào)，圖9為IQ路調(diào)制信號(hào)波形圖，圖10為模擬上變頻后的射頻輸出波形。

圖8 本振信號(hào)輸出波形

理論上，I路和Q路輸入信號(hào)相加組成的波形應(yīng)該和射頻輸出信號(hào)的包絡(luò)一致。在圖9和圖10中，橫坐標(biāo)每個(gè)格子的時(shí)間尺度都是5 μs，經(jīng)過(guò)比對(duì)，模擬上變頻后的射頻輸出信號(hào)的下邊包絡(luò)與IQ合成波形是基本相同的，說(shuō)明IQ輸入信號(hào)成功調(diào)制到了1 GHz載波上。為了測(cè)試發(fā)射鏈路的輸出功率范圍，需要調(diào)整發(fā)射鏈路的增益。圖11、圖12為輸出射頻信號(hào)的頻譜分析圖：

圖9 IQ路輸入信號(hào)

圖10 射頻輸出波形

圖11 增益最小時(shí)的輸出信號(hào)頻譜圖

從圖11和圖12中可以看出，發(fā)射功率主要集中在1 GHz，該射頻前端的發(fā)射功率范圍為-32 dBm~-3 dBm。

圖12 增益最大時(shí)的輸出信號(hào)頻譜圖

5 結(jié)束語(yǔ)

本文基于集成芯片LMS6002D的軟件無(wú)線電射頻前端，根據(jù)前文所提出的設(shè)計(jì)需求，設(shè)計(jì)出了一個(gè)射頻前端硬件平臺(tái)，可將數(shù)字基帶信號(hào)經(jīng)過(guò)DA后模擬上變頻為射頻信號(hào)，也能將射頻信號(hào)模擬下變頻至中頻信號(hào)，再經(jīng)過(guò)內(nèi)部集成的AD模塊采樣為數(shù)字中頻基帶信號(hào)，便于后期的數(shù)字系統(tǒng)處理。經(jīng)過(guò)測(cè)試，該射頻前端支持0.3 GHz~3.8 GHz頻段載波，最大支持28 MHz信道帶寬，輸出功率最大可達(dá)-3 dBm，基本滿足前文所提出的設(shè)計(jì)需求，整個(gè)硬件平臺(tái)集成度高，可根據(jù)需求靈活配置參數(shù)，符合現(xiàn)代軟件無(wú)線電系統(tǒng)平臺(tái)的小型化、集成化的設(shè)計(jì)理念。