一款12 Bit 1 GS/s射頻采樣的流水線(xiàn)模數(shù)轉(zhuǎn)換器設(shè)計(jì)

史帥帥，唐 鶴，武 錦，王 卓，張 波

（1.電子科技大學(xué)，成都 610054；2.中國(guó)科學(xué)院微電子研究所，北京 100029）

1 引言

高速高精度是數(shù)模轉(zhuǎn)換器（A/D converters）未來(lái)發(fā)展不可逆轉(zhuǎn)的趨勢(shì)。在無(wú)線(xiàn)通信應(yīng)用中，使用高速高精度ADC能夠使通信基站擁有更加廣泛的蜂窩網(wǎng)絡(luò)覆蓋范圍，更強(qiáng)的用戶(hù)量承載能力，也在一定程度上簡(jiǎn)化了無(wú)線(xiàn)通信系統(tǒng)的設(shè)計(jì)。一般來(lái)說(shuō)，更高采樣速率的ADC有更大帶寬，可以簡(jiǎn)化前端的抗混疊濾波器，具有更高的靈活性。另外，射頻采樣可以降低系統(tǒng)的設(shè)計(jì)成本，同時(shí)提高系統(tǒng)整體性能和效率。

實(shí)現(xiàn)吉赫茲采樣速率的ADC通常使用時(shí)間交織架構(gòu)。然而這種架構(gòu)存在通路之間的失調(diào)以及增益時(shí)序帶寬不匹配的問(wèn)題，這些問(wèn)題也限制了數(shù)模轉(zhuǎn)換器的性能和用途。雖然失調(diào)和增益的失配可以被有效校準(zhǔn)，但是通道間時(shí)序和帶寬的失配影響仍然是限制高頻輸入頻率下ADC性能的主要因素[1]。

另外，流水線(xiàn)數(shù)模轉(zhuǎn)換器結(jié)構(gòu)已經(jīng)被證明是高速高性能ADC很好的選擇。但是，用流水線(xiàn)結(jié)構(gòu)來(lái)實(shí)現(xiàn)12 Bit 1 GS/s的ADC仍然需要面對(duì)一些挑戰(zhàn)。要在很短的時(shí)間內(nèi)完成采樣，需要更快的比較器，運(yùn)放的建立時(shí)間也很緊張，出現(xiàn)了一系列實(shí)現(xiàn)高速高精度ADC將會(huì)遇到的問(wèn)題。在先進(jìn)的40 nm CMOS工藝下，器件的截止頻率高達(dá)300 GHz，但是本征增益和輸出電阻方面表現(xiàn)很差。在低電源電壓下（1.2 V），使用傳統(tǒng)的高增益高帶寬的運(yùn)算放大器來(lái)實(shí)現(xiàn)高速高精度的ADC是不可能的。

本文采用無(wú)采樣保持放大電路（SHA-less），帶正反饋電容的低增益高帶寬高線(xiàn)性度的運(yùn)放，并結(jié)合片外數(shù)字校準(zhǔn)來(lái)實(shí)現(xiàn)一款12 Bit 1 GS/s的流水線(xiàn)ADC。

圖1 流水線(xiàn)ADC的典型結(jié)構(gòu)

2 傳統(tǒng)流水線(xiàn)ADC的結(jié)構(gòu)與工作原理

流水線(xiàn)ADC的典型結(jié)構(gòu)大致如圖1所示[2]，一般包括以下幾個(gè)部分：最前端的采樣保持電路（Sample and Hold Amplifier,SHA）、中間部分的多級(jí)流水線(xiàn)級(jí)和最后一級(jí)的快閃式數(shù)模轉(zhuǎn)換器（Flash ADC）。SHA把在時(shí)間上連續(xù)的模擬信號(hào)轉(zhuǎn)化為在時(shí)間上離散的直流電平信號(hào)；中間部分的每一級(jí)流水線(xiàn)級(jí)都包括跟蹤保持模塊（Track and Hold,T/H）、子模數(shù)轉(zhuǎn)換器模塊（sub-ADC）、子數(shù)模轉(zhuǎn)換乘法器（Multiplying Digital to Analog Converter,MDAC），其中包括子數(shù)模轉(zhuǎn)換器（sub-DAC）和余量放大器（Residue amplifier,RA）。每一級(jí)流水線(xiàn)級(jí)的工作基本一致，以第一級(jí)為例：首先，輸入信號(hào)被THA采樣并保持；然后采樣信號(hào)被Sub-ADC量化，并輸出數(shù)字碼；Sub-ADC輸出的數(shù)字碼即作為本級(jí)的數(shù)字輸出Dout，同時(shí)也作為MDAC的輸入，MDAC中的Sub-DAC根據(jù)數(shù)字碼產(chǎn)生相對(duì)應(yīng)的模擬輸出；然后，采樣信號(hào)與Sub-DAC的模擬輸出做減法產(chǎn)生余量信號(hào)；最后，該余量信號(hào)被余量放大器（RA）放大并作為下一級(jí)的輸入信號(hào)。后面的每一級(jí)都是在重復(fù)剛才所述的過(guò)程，在精確時(shí)序控制下，使每一級(jí)在采樣量化和余量放大狀態(tài)間來(lái)回切換，每一個(gè)時(shí)鐘周期都有新的輸出產(chǎn)生，只是從模擬信號(hào)的輸入到產(chǎn)生與之相對(duì)應(yīng)的數(shù)字輸出之間存在延遲（latency）[3]。對(duì)于指定每一級(jí)量化位數(shù)越高，ADC總的級(jí)數(shù)越少，所需要的放大器個(gè)數(shù)越少，延遲也越低，但是最終會(huì)受到采樣電路與放大電路的帶寬還有電容失配等的影響，限制流水線(xiàn)ADC的速度和精度的極限[3]。

3 流水線(xiàn)ADC的設(shè)計(jì)

3.1 整體架構(gòu)設(shè)計(jì)

由于滿(mǎn)足更高的采樣速率和采樣精度要求的SHA會(huì)占據(jù)芯片更多的功耗和更大的面積。因此，一個(gè)簡(jiǎn)單有效的方法就是移除前端的SHA模塊。如果沒(méi)有SHA模塊，輸入與MDAC以及輸入與Sub-ADC的采樣電路網(wǎng)絡(luò)需要匹配，否則MDAC和Sub-ADC對(duì)輸入的采樣可能并不是同一個(gè)值。假設(shè)MDAC與Sub-ADC采樣時(shí)鐘存在Δt的偏差，輸入信號(hào)為正弦信號(hào)，頻率為f，輸入信號(hào)幅度為A，那么對(duì)應(yīng)信號(hào)中MDAC和Sub-ADC所采樣到的電壓信號(hào)的最大差值為：

由于流水線(xiàn)ADC的結(jié)構(gòu)優(yōu)勢(shì)，當(dāng)此誤差小于本級(jí)sub-ADC分辨率的0.5 LSB時(shí)，此誤差可以被修正，對(duì)ADC整體性能沒(méi)有影響。當(dāng)輸入信號(hào)的頻率很高時(shí)，可能會(huì)導(dǎo)致流水線(xiàn)ADC產(chǎn)生錯(cuò)誤的輸出。但是這個(gè)失配所產(chǎn)生的誤差可以等效到sub-ADC的失調(diào)中，因此采用具有冗余位（如3.5位/級(jí)）的結(jié)構(gòu)可以在一定程度上容忍該誤差。另外，還可以在兩個(gè)采樣通路的其中一路中的采樣時(shí)鐘里加入可調(diào)延遲模塊[4]。

圖2 本文所設(shè)計(jì)的流水線(xiàn)ADC架構(gòu)圖

本文中所設(shè)計(jì)的ADC架構(gòu)如圖2所示，第一級(jí)是3.5位每級(jí)，第二級(jí)到第七級(jí)是2.5位每級(jí)，最后一級(jí)是3位的Flash ADC。其中，第一級(jí)的有效量化位數(shù)是3，理想級(jí)間增益為4，輸入范圍是-0.6～0.6 V，因此第一級(jí)的輸出范圍就在±0.3 V以?xún)?nèi)，從第二級(jí)開(kāi)始，后面每一級(jí)的量化范圍是-0.3～0.3 V。

3.2 Sub-ADC的設(shè)計(jì)

Sub-ADC是流水線(xiàn)ADC的重要模塊，通常由Flash ADC實(shí)現(xiàn)。

3.2.1 第一級(jí)Sub-ADC的設(shè)計(jì)

根據(jù)前面的分析，對(duì)于SHA-less結(jié)構(gòu)的第一級(jí)設(shè)計(jì)而言，輸入信號(hào)到MDAC以及Sub-ADC的路徑匹配非常重要。所以本文中的Sub-ADC采用如圖3所示的結(jié)構(gòu)，使得MDAC和Sub-ADC在采樣相時(shí)對(duì)輸入信號(hào)而言采樣路徑幾乎完全一樣。

但這樣的設(shè)計(jì)使得比較器必須有額外的時(shí)間對(duì)參考電壓采樣，因此我們使用占空比為25%～75%的時(shí)鐘，分配前25%為輸入信號(hào)采樣，25%～50%為比較器對(duì)參考電壓采樣，而后50%為MDAC輸出建立。實(shí)際大約230 ps的采樣時(shí)間是相當(dāng)短的，為了保證在低電源電壓及高速應(yīng)用下的線(xiàn)性度，所以此處采樣相位Φ1所控制的開(kāi)關(guān)是高線(xiàn)性度的自舉采樣開(kāi)關(guān)。

如圖3所示為本文設(shè)計(jì)的流水線(xiàn)ADC所采用的開(kāi)關(guān)電容比較器結(jié)構(gòu)。比較器由采樣相時(shí)鐘Φ1的提前相Φ1e觸發(fā)。比較器的工作過(guò)程如下：（1）在保持相Φ2的下降沿，電容C的下極板斷開(kāi)連接，參考電壓被采樣保持在電容C上；（2）采樣相Φ1時(shí)，電容C上極板連接輸入信號(hào)；（3）比較器在Φ1e下降沿被觸發(fā)并比較。因此，在兩相時(shí)鐘的不交疊時(shí)間里比較器需完成比較并產(chǎn)生輸出，這對(duì)比較器的速度提出了要求。通過(guò)電荷守恒我們可以計(jì)算比較器開(kāi)始工作時(shí)的兩個(gè)輸入端的電壓差，在Φ2相時(shí)C上的電荷為：

在采樣相Φ1時(shí)，C上的電荷為：

由于電路在Φ1和Φ2時(shí)電荷守恒：

本設(shè)計(jì)中利用電阻串分壓產(chǎn)生所需的參考電壓。

3.2.2 后級(jí)Sub-ADC的設(shè)計(jì)

對(duì)于流水線(xiàn)后級(jí)，由于采樣信號(hào)都為前一級(jí)的輸出電壓，可以近似為直流電平信號(hào)，輸入信號(hào)到MDAC以及Sub-ADC的路徑匹配就不是那么重要了。然而，設(shè)計(jì)一款能夠在100 ps左右輸出結(jié)果的Sub-ADC面臨很大的困難。與之前的SHA-less結(jié)構(gòu)[5-6]相比，如果讓比較器在MDAC余量放大階段進(jìn)行對(duì)參考電壓的預(yù)充電，在采樣相位連接到上一級(jí)流水線(xiàn)的近似于直流信號(hào)的輸出，那么比較器可以在采樣結(jié)束后馬上就開(kāi)始工作，相比于第一級(jí)結(jié)構(gòu)中在所在的時(shí)鐘周期內(nèi)就少了一個(gè)電荷分配的時(shí)間，可以在很大程度上緩解比較器的壓力。具體分析和第一級(jí)Sub-ADC類(lèi)似，在此不再贅述。

圖3 開(kāi)關(guān)電容比較器

3.3 MDAC設(shè)計(jì)

由前述可知，MDAC模塊是流水線(xiàn)ADC中的關(guān)鍵模塊，決定了ADC的速度和噪聲性能，它包括Sub-DAC和余量放大器（RA）。MDAC主要有兩種結(jié)構(gòu)，電荷翻轉(zhuǎn)型和電荷重分配型，本文設(shè)計(jì)采用如圖4所示的電容翻轉(zhuǎn)型結(jié)構(gòu)[7]，并使用了下級(jí)板采樣技術(shù)。以單端（運(yùn)放的負(fù)輸入端）為例來(lái)分析工作原理如下：在采樣相位Φ1時(shí)，電容C1～C16下極板接到輸入VINP，C17、C18的下極板分別接到參考電壓VRP和VRN上；在保持相位Φ2時(shí)，C1～C4的下極板與運(yùn)放的輸出端OUTP相連，余下14個(gè)電容C5～C18由Sub-ADC輸出結(jié)果控制其接VRP或者VRN，實(shí)現(xiàn)信號(hào)的減法運(yùn)算。當(dāng)比較器比較結(jié)果為1時(shí)，其對(duì)應(yīng)采樣相位接到正輸入信號(hào)VINP的電容上極板連接到VRP，采樣相位接到負(fù)輸入信號(hào)VINN端連接到VRN；反之，當(dāng)比較器的比較結(jié)果為0時(shí)，其對(duì)應(yīng)的采樣相位接到正輸入信號(hào)VINP的電容上極板連接到VRN，采樣相位接到負(fù)輸入信號(hào)VINN端連接到VRP。假設(shè)Sub-ADC輸出的結(jié)果中有x個(gè)值為1，（14-x）個(gè)為0，則運(yùn)放的正輸入端有x個(gè)電容接到 VRN，（14-x）個(gè)電容接到 VRP；運(yùn)放的負(fù)輸入端則相反，有（14-x）個(gè)電容接到 VRN，x個(gè)電容接到 VRP；并且在不考慮寄生的情況下，在運(yùn)放的輸入端使用電荷守恒，可以得到式（5）、（6）：

假設(shè)運(yùn)放的增益為A0，則有：

聯(lián)立（5）～（7）3式可以得到：

假設(shè)所有的電容完全匹配，而且運(yùn)放增益無(wú)窮大，可以得到如圖5所示的傳輸曲線(xiàn)圖。

圖4 本文所采用的3.5位/級(jí)MDAC結(jié)構(gòu)圖[7]

圖5 本文設(shè)計(jì)的3.5位/級(jí)流水線(xiàn)級(jí)傳輸曲線(xiàn)圖

從以上分析可以看出本文采用的3.5位/級(jí)的結(jié)構(gòu)有幾個(gè)顯著的優(yōu)點(diǎn)：（1）在采樣相時(shí)，對(duì)運(yùn)放的失調(diào)電壓進(jìn)行采樣，具有消除運(yùn)放失調(diào)的功能；（2）簡(jiǎn)化了從Sub-ADC到Sub-DAC的編碼電路設(shè)計(jì)，提高了轉(zhuǎn)換速度；（3）更大的反饋系數(shù)以及縮放的輸出擺幅減小了對(duì)運(yùn)放的要求，提高輸出線(xiàn)性度的同時(shí)有利于降低功耗。

3.4 余量放大器的設(shè)計(jì)

本文設(shè)計(jì)ADC的工作速度高達(dá)1 GHz，僅對(duì)線(xiàn)性誤差進(jìn)行校正而忽略非線(xiàn)性誤差可以在很大程度上簡(jiǎn)化數(shù)字校正算法的復(fù)雜度[8]。對(duì)于不同結(jié)構(gòu)的運(yùn)算放大器，其所能達(dá)到的增益、帶寬、線(xiàn)性程度都是不同的，表1對(duì)常用的運(yùn)放做了一個(gè)總結(jié)[9]。

表1 各種結(jié)構(gòu)的運(yùn)放性能比較

綜上所述，對(duì)于具有數(shù)字校準(zhǔn)的高達(dá)1 GHz采樣速度的ADC來(lái)說(shuō)，低增益大帶寬的五管運(yùn)放即可滿(mǎn)足要求，還能大大降低電路復(fù)雜度及功耗面積。因此我們采用如圖6所示的結(jié)構(gòu)，圖6中2個(gè)電阻是最簡(jiǎn)單的共模反饋結(jié)構(gòu)，C1和C2是正反饋電容，能夠增大運(yùn)放閉環(huán)工作時(shí)的反饋系數(shù)，降低對(duì)運(yùn)放帶寬的要求。

圖6 本文所采用的RA電路圖

3.5 數(shù)字校準(zhǔn)

流水線(xiàn)ADC誤差的主要來(lái)源有熱噪聲、采樣開(kāi)關(guān)的非線(xiàn)性、比較器的失調(diào)電壓、MDAC增益誤差、Sub-DAC的非線(xiàn)性、余量放大器的非線(xiàn)性等。

采樣電容取值越大，熱噪聲影響會(huì)越小，而且Sub-DAC的非線(xiàn)性也會(huì)很低，但是不利于采樣速率的提高，因此可以通過(guò)對(duì)電容的合理取值來(lái)折中。Sub-DAC中由于電容失配引起的非線(xiàn)性也可以通過(guò)校準(zhǔn)方法來(lái)解決，例如文獻(xiàn)[8]中提及的前臺(tái)校準(zhǔn)。由采樣開(kāi)關(guān)引入的非線(xiàn)性失真本文采用自舉采樣開(kāi)關(guān)來(lái)降低。

本文設(shè)計(jì)的流水線(xiàn)ADC采用了一種基于隨機(jī)抖動(dòng)的后臺(tái)校正算法[10]來(lái)校準(zhǔn)線(xiàn)性誤差。在圖7所示的Sub-DAC基礎(chǔ)上在輸入端注入隨機(jī)抖動(dòng)信號(hào)，圖7給出單端示意圖，即在Sub-DAC中多加一路注入電路，此電路只在PN碼注入時(shí)有用，余量放大輸出表達(dá)式右邊將多一項(xiàng)：

注入 1（PR=1）傳輸曲線(xiàn)下移，注入-1（PR=-1）傳輸曲線(xiàn)上移。需要注意的是，為了防止輸出溢出，當(dāng)差分輸入在區(qū)間（-VR,-13VR/16）內(nèi)注入-1，當(dāng)輸入在區(qū)間（13VR/16,VR）內(nèi)注入 1。

圖7 帶有抖動(dòng)信號(hào)輸入的MDAC單端電路示意圖

4 仿真結(jié)果

本文基于40 nm CMOS混合信號(hào)工藝對(duì)芯片進(jìn)行整體仿真，以驗(yàn)證電路的功能及性能。

圖8 ADC在輸入約455 MHz正弦信號(hào)時(shí)的動(dòng)態(tài)性能

首先我們驗(yàn)證每一級(jí)的功能，在輸入斜坡信號(hào)時(shí)，得到注入-1、0、1時(shí)的傳輸曲線(xiàn)圖。確定每一級(jí)的功能都沒(méi)有問(wèn)題之后，接下來(lái)是對(duì)整體ADC性能的仿真，在采樣頻率為1 GHz時(shí)，當(dāng)輸入頻率分別為455.078 125 MHz、1.486 328 125 GHz時(shí)，仿真結(jié)果分別如圖8和圖9所示。同時(shí)仿真結(jié)果表明，整體電路功耗約為220 mW。

圖9 ADC在輸入約1.5 GHz正弦信號(hào)時(shí)的動(dòng)態(tài)性能

可以看到，在輸入信號(hào)頻率為455.078 125 MHz時(shí)，SNR是70.09dB，SFDR是82.07dB，ENOB是11.22Bit；當(dāng)輸入信號(hào)頻率達(dá)到1.486 328 125 GHz時(shí)，SNR是62.75 dB，SFDR 是 77.98 dB，ENOB 是 10.08 Bit；在高頻輸入下，采樣時(shí)鐘的抖動(dòng)和首級(jí)流水線(xiàn)級(jí)中MDAC和Sub-ADC采樣網(wǎng)絡(luò)的失配愈加嚴(yán)重，導(dǎo)致了SNR的快速下降。通過(guò)以上分析可知，本文設(shè)計(jì)的流水線(xiàn)ADC在1 GHz工作頻率下能得到較好的動(dòng)態(tài)性能。

5 結(jié)論

本文基于40 nm CMOS工藝設(shè)計(jì)了一款12 Bit 1 GS/s射頻采樣的流水線(xiàn)ADC，采用SHA-less、高帶寬高線(xiàn)性度的運(yùn)放、數(shù)字校準(zhǔn)等技術(shù)，并對(duì)關(guān)鍵模塊以及整體電路進(jìn)行了仿真。最終仿真表明，本文設(shè)計(jì)的流水線(xiàn)ADC在1GHz工作頻率下能得到較好的動(dòng)態(tài)性能。

[1]William C Black,David A Hodges.Time interleaved converter arrays[J].IEEE Journal of Solid-State Circuits,1980,15(6):1022-1029.

[2]Ashutosh Verma.A 10-Bit 500-MHz 55-mW CMOS ADC[D].Los Angeles:University of California,2009:4.

[3]Zhao Hui.Pipelined ADC Design Methodology[D].Riverside:University of California,2012:28.

[4]Massimo Brandolini,et al.A 5 GS/s 150 mW 10 b SHA-Less Pipelined/SAR Hybrid ADC for Direct-Sampling Systemsin28nmCMOS[J].IEEEJournalofSolid-StateCircuits,2015,50(12):2922-2933.

[5]Young-Mok Jung,Jin Zhe,et al.A SHA-less 10-bit 80MS/s CMOS pipelined ADC[C].IEEE 11 the International Conference on Solid-State and Integrated Circuit Technology,2012:1-3.

[6]Siddharth Devarajan,et al.A 16 b 125 MS/s,385 mW,78.7 dB SNR CMOS pipeline ADC[J].IEEE Journal of Solid-State Circuits,2009,44(12):3305-3312.

[7]鄧世杰.14 bit 250 MSPS流水線(xiàn)ADC關(guān)鍵電路設(shè)計(jì)研究[D].西安：西安電子科技大學(xué)，2014:25-29.

[8]Bibhu Datta Sahoo,Behzad Razavi.A 10-b 1-GHz 33-mW CMOS ADC[J].IEEE Journal of Solid-State Circuits,2013,48(6):1442-1452.

[9]Behzad Razavi.Design of analog CMOS integrated circuits[M].Boston:McGraw-Hill,2001:314.

[10]Yun-Shiang Shu,Bang-Sup Song.A 15-bit Linear 20-MS/s Pipelined ADC DigitallyCalibrated With Signal-Dependent Dithering[J].IEEE Journal Solid-State Circuits,2008,43(2):342-350.