基于多線耦合的互連串擾延時模型

續(xù)朋 潘中良

摘 要： 隨著半導體的生產(chǎn)技術(shù)進入納米級，大規(guī)模集成電路（VLSI）的集成度不斷被提高。由于互連線之間的間距被迅速縮少，故互連線的耦合串擾效應已經(jīng)嚴重影響了VLSI的整體性能。首先，提出一個三線耦合的等效電路模型，該模型結(jié)合了耦合電容和互感電感;其次，在該等效電路模型的基礎(chǔ)上，通過運用解耦技術(shù)和ABCD參數(shù)矩陣的方法構(gòu)造一個精確計算三線耦合的互連串擾延時模型;此外，還對比和分析了雙線耦合和三線耦合的延時性能;最后，研究互連間距對串擾延時的影響。實驗數(shù)據(jù)結(jié)果顯示，采用非并行布線規(guī)則和增大互連間距均能有效降低串擾延時，提出的多根互連線的串擾延時模型和Spice仿真結(jié)果保持了高度的一致性。

關(guān)鍵詞： 大規(guī)模集成電路; 互連耦合; 串擾延時; 解耦技術(shù); ABCD參數(shù)矩陣; 互連間距

中圖分類號： TN47?34 文獻標識碼： A 文章編號： 1004?373X（2018）12?0019?05

Abstract： With the semiconductor production technology going into the nanoscale level， the integration level of the very large scale integrated circuit （VLSI） is constantly improved. The coupling crosstalk effect of interconnected lines has seriously affected the overall performance of the VLSI due to the rapid reduction of the spacing between interconnected lines. Therefore， an equivalent circuit model based on three?line coupling is proposed， in which coupling capacitance and mutual inductance are combined. On the basis of the equivalent circuit model， an interconnection crosstalk delay model for accurate calculation of three?line coupling was constructed by adopting the decoupling technique and ABCD parameter matrix approach. The time delay performances of two?line coupling and three?line coupling were compared and analyzed. The influence of interconnection spacing on crosstalk delay was studied. The results from experimental data show that both applying the non?parallel routing rule and increasing the interconnection spacing can effectively reduce the crosstalk delay. The proposed crosstalk delay model for multiple interconnected lines maintains high consistency with the SPICE simulation results.

Keywords： VLSI; interconnection coupling; crosstalk delay; decoupling technique; ABCD parameter matrix; interconnection spacing

隨著硅互補金屬氧化物半導體（CMOS）的生產(chǎn)工藝不斷提高，集成電路的最小特征尺寸不斷縮小，因此大規(guī)模集成電路（VLSI）的互連總長度和復雜度急劇增加。半導體集成電路的生產(chǎn)工藝已進入了納米級，故互連線之間的間距被迅速縮小。隨之而來，互連線之間產(chǎn)生了耦合電容和互感電感，而納米級互連線的耦合電容值甚至是其對地電容的幾倍，故互連線之間形成的耦合串擾不能再被忽略[1?4]。未來隨著集成電路的最小特征尺寸繼續(xù)縮小，由耦合串擾形成的互連延時必定會成為影響VLSI總體性能的重要因素，因此如何精確計算和降低互連線的串擾延時是本文的工作重點。

1 三根互連線的耦合等效電路

根據(jù)伯克利科技預測模型（BPTM）[5]，一個典型的三線并行互連結(jié)構(gòu)如圖1所示。 圖中：t和w分別是互連線的高和寬;s表示互連間距;h是互連線底端到接地端之間的介質(zhì)層厚度。

2 串擾延時模型

通常互連串擾是由并行的互連線間存在耦合電容和互感電感形成的，如圖2所示，[C12]，[C23] 均是耦合電容，[M12]，[M23] 和[M13]均是互感電感。由于本文研究的模型是多線耦合，故將上述的耦合電容和互感電感分別表示為[Cij]和[Mij]（i，j=1，2，3）?；ミB串擾可被分成動態(tài)串擾和功能串擾。處在功能串擾時，比如圖2中的線2和線3均沒有輸入信號，而線1輸入一個階躍信號，此時線2和線3的輸出信號即是功能串擾，功能串擾即是輸出噪聲。而處在動態(tài)串擾下，三根互連線同時輸入不同的邏輯跳變方向的階躍信號，其跳變方向可以從邏輯狀態(tài)0跳變至1，也可從1跳變到0。因此動態(tài)串擾可分成同相串擾和反相串擾，例如線1和線2的輸入信號均同時從邏輯0跳變到1，此時這雙線間形成了同相串擾;如果線1和線2其中一根線的輸入信號從邏輯0跳變到1，另外一條線同時從邏輯1跳變到0， 則此雙線間形成了反相串擾。

本文定義了線2與線1和線3的三種耦合狀態(tài)，X耦合狀態(tài)：線2與線1和線3的輸入電壓信號均同時從邏輯0跳變到1，即[α12=α32=1];Y耦合狀態(tài)：線2的輸入電壓信號從邏輯0跳變到1，線1和線3其中一根線的輸入從邏輯1跳變到0，而另外一根線的輸入從邏輯0跳變到1，即[α12=1，α32=-1] 或[α12=-1，α32=1];Z耦合狀態(tài)：線2的輸入從邏輯0跳變到線1，而線1和線3的輸入均同時從邏輯1跳變到0， 即[α12=α32=-1]。 X狀態(tài)可以理解為線2與線1為同相串擾，線2與線3也為同相串擾;同理Y狀態(tài)則可理解為線2與線1和線3中的一條線為同相串擾，與另外一條線為反相串擾;Z狀態(tài)則可理解為線2與1和3之間均為反相串擾。為了分析三線耦合的串擾延時，根據(jù)時域輸出響應的電壓峰值的一半得到50%比例延時[10]。對于處在不同長度量級和不同的耦合狀態(tài)下線2的串擾延時如圖5所示。

根據(jù)圖5所示，串擾延時在這三個長度量級中均隨長度的增加而增加。另外其中任一長度量級里，X狀態(tài)的串擾延時比Y的串擾延時小，Y狀態(tài)的串擾延時比Z的串擾延時小。這是由于在X，Y和Z三種狀態(tài)下，其 Miller耦合電容分別為0，[2Cc]和[4Cc]。由于這三種情況下的對地電容值一樣，因此耦合電容值越大，則需要更多的充放電時間達到輸出響應的穩(wěn)定值[3?4，11]，故Z的串擾延時最大。根據(jù)圖5的曲線走勢可知， 當線2處于X耦合狀態(tài)下， 其串擾延時分別在這三個量級隨長度的增加而增加的很緩慢，然而當線2處于Z狀態(tài)下， 其串擾延時在這三個量級中隨長度的增加均迅速增加。例如線2處在全局級（[L=6 000 μm]）時，X，Y和Z狀態(tài)下的串擾延時分別為0.659 ns，2.473 ns和4.286 ns，這時Z狀態(tài)下的串擾延時約是X的7倍。這是由于X狀態(tài)下，線2與另外兩條線均為同相串擾，而同相串擾不存在Miller耦合電容，則X狀態(tài)下線2的等效電容值等于對地電容值;而處于Z狀態(tài)下，線2與另外兩條線均為反相串擾，此時線2的耦合電容值最大（[4Cc]），故等效電容取到最大值。圖5的Spice仿真結(jié)果與本文的解析模型結(jié)果非常近似，經(jīng)過實驗數(shù)據(jù)分析，這三個不同量級的Spice仿真結(jié)果與本文模型結(jié)果的平均誤差分別是3.54%，3.19%和3.68%。

3.2 雙線耦合的互連線延時

本文在對雙線耦合模型進行分析時，只需要將上述的三線耦合模型中的線3去掉即可。同樣本文以線2為研究對象，這時線2與線1的串擾可分為同相耦合和反相耦合兩種。為了分析和對比三線耦合與雙線耦合之間的延時性能差異，考慮到三線耦合在X狀態(tài)下，線2與另外兩條線均是同相耦合;在Z狀態(tài)下，線2與另外兩條線均是反相耦合。故本文分別將線2處在三線耦合的X狀態(tài)與雙線耦合的同相串擾進行對比，同時線2處在三線耦合的Z狀態(tài)與雙線耦合的反相串擾也進行對比，其延時結(jié)果如表2所示，這里只分析了全局級中不同長度的串擾延時。

根據(jù)表2可知，當線2處在三線耦合的X狀態(tài)和雙線耦合的同相串擾這兩種情況下，其串擾延時幾乎沒有區(qū)別。當處在這兩種狀態(tài)下，線2的耦合電容均為0，互感電感分別為[2Mm]和[Mm]。然而三線耦合的Z狀態(tài)下的串擾延時幾乎均是雙線耦合的反相串擾的2倍。此時線2在這兩種不同模型時的耦合電容分別為[4Cc]和[2Cc]，互感分別為[-2Mm]和[-Mm]。故互連線的串擾延時主要是由耦合電容決定，互感電感對串擾延時的作用并不突出。另外由表2的數(shù)據(jù)可知，當處于反相串擾時，三線耦合的延時約是雙線耦合的2倍，故采取非并行布線規(guī)則可有效地降低互連反相串擾延時，即減少并行互連線的根數(shù)或減少并行長度。

3.3 互連間距對串擾延時的影響

本文以三線耦合模型為分析對象，具體分析了互連間距對串擾延時的影響。對于處在不同量級和不同的耦合狀態(tài)的線2隨互連間距變化的串擾延時見圖6。

由圖6可知，對于三線耦合的Y和Z兩個耦合狀態(tài)，線2的串擾延時在這三個不同的量級中均隨互連間距的增加而減少;而X狀態(tài)下，線2的串擾延時不隨互連間距的增加而改變。這是由于X狀態(tài)下不存在耦合電容，而在Y和Z兩種狀態(tài)下，隨著互連間距的增加，線2的耦合電容迅速減小。另外當線2處于延時最大的耦合狀態(tài)（Z狀態(tài)），增大互連間距能大幅降低延時。例如線2處于全局級時（[L=5 000 μm]），互連間距為[0.1 μm]時的串擾延時大約是間距為[0.5 μm]時的4倍。故增大互連間距能大幅降低由耦合電容形成的串擾延時。圖6的Spice仿真結(jié)果與本文的解析模型的結(jié)果非常相近，經(jīng)過實驗數(shù)據(jù)分析，其最大誤差在這三個不同的長度量級中是3.46%。基于以上實驗結(jié)果可知，處于三線模型的互連線2，當其與另外兩條線均處于反相耦合時（Z狀態(tài)）的串擾延時最大，與另外兩條線均處于同相耦合時（X狀態(tài)）的串擾延時最小。相比較雙線耦合，三線耦合的最大反相延時（Z狀態(tài)）比雙線耦合的反相延時大，因此采用非并行布線規(guī)則能有效降低互連串擾延時。另外增大互連間距也可大幅降低互連串擾延時。

4 結(jié) 論

本文提出一個三線耦合的等效電路模型，該模型同時考慮了耦合電容和互感的影響。通過運用解耦技術(shù)和ABCD參數(shù)矩陣的方法構(gòu)造一個精確計算三線耦合的串擾延時模型。通過運用該解析模型發(fā)現(xiàn)，處于中間的互連線與另外兩條線均是反相串擾時的延時最大。同時本文將該三線耦合模型與雙線耦合進行延時對比，雙線耦合的反相延時要小于三線耦合的反相延時，故采取非并行布線規(guī)則可有效地降低串擾延時。最后本文研究了互連間距對三線耦合的串擾延時的影響，得出增大互連間距可大幅降低由耦合電容形成的串擾延時。本文提出的解析模型與Spice仿真軟件結(jié)果之間的誤差均保持在5%以內(nèi)。因此本文對著重考慮延時性能的VLSI半導體芯片的互連時鐘網(wǎng)絡和互連路由結(jié)構(gòu)的設計提供了有意義的參考。

注：本文通訊作者為潘中良。

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