基于HLS的SAR回波模擬硬件加速設(shè)計(jì)

韓思齊，韓力，孫林，吳瓊之

（北京理工大學(xué)信息與電子學(xué)院，北京100081）

合成孔徑雷達(dá)（Synthetic Aperture Radar，SAR）是一種有源微波成像系統(tǒng)，廣泛應(yīng)用于軍事和民用的各個(gè)領(lǐng)域[1]。它解決了真實(shí)孔徑雷達(dá)分辨率受天線孔徑、距離、脈沖寬度等因素制約的問(wèn)題，可獲得二維高分辨率圖像。但由于實(shí)驗(yàn)條件、成本等問(wèn)題，獲取特定情況下的SAR原始回波數(shù)據(jù)較為困難。因此，研制可靈活配置參數(shù)、快速產(chǎn)生不同工作狀態(tài)下回波信號(hào)的模擬系統(tǒng)具有重要意義。

回波信號(hào)生成的實(shí)時(shí)性是衡量模擬系統(tǒng)的重要指標(biāo)。回波模擬算法計(jì)算復(fù)雜度高，傳統(tǒng)的SAR回波模擬一般在個(gè)人計(jì)算機(jī)（Personal Computer，PC機(jī)）平臺(tái)實(shí)現(xiàn)，文獻(xiàn)[2]提出通過(guò)改進(jìn)算法，減少回波信號(hào)生成計(jì)算量；或借助多臺(tái)PC機(jī)，并行計(jì)算數(shù)據(jù)，從而減少耗時(shí)[3]；文獻(xiàn)[4]提出了基于多圖形處理器（Graphics Processing Unit，GPU）平臺(tái)的回波模擬器。盡管如此，在大場(chǎng)景應(yīng)用中，基于PC機(jī)平臺(tái)的回波模擬仍然難以滿足實(shí)時(shí)性需求。因此，將硬件加速[5]應(yīng)用于SAR回波信號(hào)模擬，成為保障回波生成實(shí)時(shí)性的關(guān)鍵方法之一。

國(guó)內(nèi)外學(xué)者對(duì)于SAR回波模擬的現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）硬件加速[6]進(jìn)行了相關(guān)研究，應(yīng)用結(jié)果表明，基于FPGA的SAR回波模擬平臺(tái)可實(shí)現(xiàn)快速模擬、并提供高精度的回波數(shù)據(jù)[7]。但PC機(jī)平臺(tái)的回波模擬算法均用高級(jí)語(yǔ)言描述，移植到硬件平臺(tái)（如FPGA）時(shí)，需要開(kāi)發(fā)者根據(jù)算法邏輯一步步轉(zhuǎn)換為硬件描述語(yǔ)言，開(kāi)發(fā)周期很長(zhǎng)。在SAR回波模擬中，存在著精度不同的系統(tǒng)參數(shù)，并涉及到浮點(diǎn)數(shù)運(yùn)算，這對(duì)于硬件描述語(yǔ)言來(lái)說(shuō)極為復(fù)雜。此外，回波模擬的時(shí)序邏輯復(fù)雜，一般需設(shè)計(jì)有限狀態(tài)機(jī)。不僅開(kāi)發(fā)過(guò)程耗時(shí)較多，反復(fù)的寄存器傳輸級(jí)（Register Transfer Level，RTL）仿真及算法優(yōu)化更加繁瑣，如果無(wú)法減小這一環(huán)節(jié)的復(fù)雜度，將嚴(yán)重制約研究進(jìn)度，影響研究成果。

為此，本文將介紹一種把FPGA應(yīng)用于硬件加速的SAR實(shí)時(shí)回波模擬系統(tǒng)。該系統(tǒng)引入了高層次綜合（High Level Synthesis，HLS）技術(shù)，用C或C++等高級(jí)語(yǔ)言實(shí)現(xiàn)FPGA開(kāi)發(fā)的自動(dòng)化。這種設(shè)計(jì)不僅極大地縮短了開(kāi)發(fā)時(shí)間，還可發(fā)揮高級(jí)語(yǔ)言仿真迅速、調(diào)試便捷的優(yōu)勢(shì)，對(duì)算法進(jìn)行優(yōu)化調(diào)整[8]，并具有很好的可移植性。最終實(shí)現(xiàn)了一套完整的SAR回波模擬數(shù)據(jù)生成、存儲(chǔ)、驗(yàn)證及成像系統(tǒng)，在SAR的系統(tǒng)設(shè)計(jì)、測(cè)試檢驗(yàn)等方面都有廣泛的應(yīng)用背景與需求。

1　高層次綜合技術(shù)

隨著數(shù)字系統(tǒng)集成度的不斷提升，使用硬件描述語(yǔ)言的設(shè)計(jì)方式逐漸顯露出不足之處。在大型數(shù)字電路設(shè)計(jì)中，將軟件算法人工轉(zhuǎn)換為硬件可表述語(yǔ)言十分繁瑣。而高層次綜合技術(shù)的實(shí)質(zhì)，就是從行為級(jí)描述到門級(jí)電路結(jié)構(gòu)描述的自動(dòng)轉(zhuǎn)換[9]。

文中所使用的高層次綜合工具Vivado HLS，支持用戶自定義數(shù)據(jù)類型（整數(shù)、定點(diǎn)或浮點(diǎn)），支持先進(jìn)先出（First In First Out，F(xiàn)IFO）存儲(chǔ)器、第4代高級(jí)可擴(kuò)展接口（Advanced Extensible Interface 4，AXI4）、AXI4-Lite、AXI4-Stream[10]等通用接口，可靈活、快速地與系統(tǒng)中其他部分對(duì)接，還可在C/C++測(cè)試平臺(tái)進(jìn)行仿真，并高速轉(zhuǎn)化為VHDL或Verilog硬件描述語(yǔ)言。Vivado HLS工作時(shí)自動(dòng)將高級(jí)語(yǔ)言操作分解為按時(shí)鐘周期的步驟，映射到硬件資源，進(jìn)而產(chǎn)生有限狀態(tài)機(jī)（Finite State Machine，F(xiàn)SM）來(lái)控制實(shí)際操作，最終輸出RTL語(yǔ)言描述的工程文件。

高層次綜合技術(shù)的關(guān)鍵一點(diǎn)是可以實(shí)現(xiàn)浮點(diǎn)數(shù)運(yùn)算，這在本系統(tǒng)中具有重要意義。在某組SAR系統(tǒng)參數(shù)中，發(fā)射信號(hào)載波頻率為109量級(jí)，而脈沖寬度為10-6量級(jí)，數(shù)量級(jí)相差如此之多的浮點(diǎn)數(shù)，如果在FPGA中轉(zhuǎn)化為定點(diǎn)數(shù)運(yùn)算，不僅開(kāi)發(fā)過(guò)程復(fù)雜、修改不易，更會(huì)因多次截位等操作累積誤差。而高層次綜合則為高精度浮點(diǎn)運(yùn)算提供了可能性，保障回波數(shù)據(jù)的精確度。

2　基于HLS的SAR回波模擬實(shí)現(xiàn)

2.1　回波模擬算法的軟件實(shí)現(xiàn)

生成SAR回波信號(hào)時(shí)，先由基本參數(shù)計(jì)算調(diào)頻斜率、SAR照射到的地面區(qū)域范圍等；在某一采樣時(shí)刻，累加所有目標(biāo)的回波，并保存；循環(huán)上一步驟，直至采集完該位置的全部采樣點(diǎn)；然后搭載SAR的飛行平臺(tái)進(jìn)入下一個(gè)方位向位置，繼續(xù)循環(huán)以上步驟，直至照射完全部地面區(qū)域，獲取完整回波。

其算法的實(shí)現(xiàn)流程如圖1所示。

圖1　SAR回波模擬算法流程圖

其中，快時(shí)間域采樣序列以數(shù)組的形式表示為：

式（1）中，Nf為距離向采樣點(diǎn)數(shù)；i為第幾個(gè)采樣點(diǎn)。

慢時(shí)間域采樣序列同樣以數(shù)組的形式表示：

式（2）中，Ns為方位向采樣點(diǎn)數(shù)；i為第幾個(gè)采樣點(diǎn)。

具體實(shí)現(xiàn)上述流程時(shí)，可加以簡(jiǎn)化。SAR回波由方位向和距離向的二維數(shù)據(jù)構(gòu)成，而對(duì)于同一個(gè)方位向采樣點(diǎn)，其方位向距離、距離向斜距及距離向時(shí)延不隨距離向采樣點(diǎn)變化。因此在生成回波數(shù)據(jù)時(shí)，將某一方位向采樣點(diǎn)的計(jì)算結(jié)果存儲(chǔ)起來(lái)，即可供該方位向采樣點(diǎn)上的所有距離向采樣點(diǎn)計(jì)算使用，不再需要在快時(shí)間域上逐一計(jì)算，從而將這一步驟的運(yùn)算復(fù)雜度降低了（Nf-1）倍。

此外，不同參數(shù)的SAR系統(tǒng)具有相應(yīng)的有效掃描范圍?；夭〝?shù)據(jù)的二維數(shù)組中，有部分采樣點(diǎn)為0。實(shí)際上，為0的采樣點(diǎn)不需參與回波運(yùn)算，只需判斷是否在掃描范圍之外；若是，則直接記為0。這樣可避免不必要的運(yùn)算過(guò)程，進(jìn)一步減少時(shí)間消耗。

與其它回波模擬算法相比[11]，此種算法雖然運(yùn)算效率不是最高的，但具有通用性，可模擬多種模式下的回波。

2.2　基于HLS的硬件系統(tǒng)設(shè)計(jì)

高層次綜合分為兩個(gè)不同的階段：

1）算法的綜合，從代碼中提取出操作步驟并分配至不同的時(shí)鐘周期進(jìn)行；

2）接口的綜合，把頂層函數(shù)的變量和參數(shù)轉(zhuǎn)換為帶有握手信號(hào)的硬件端口。

針對(duì)這兩個(gè)階段，設(shè)計(jì)基于HLS的SAR回波模擬硬件系統(tǒng)。

2.2.1　HLS算法優(yōu)化策略

C算法的仿真速度比相同算法在RTL的仿真速度快若干數(shù)量級(jí)，這為根據(jù)性能、資源、功耗等指標(biāo)來(lái)細(xì)調(diào)架構(gòu)、優(yōu)化算法提供了可能。高層次綜合技術(shù)可實(shí)現(xiàn)回波模擬算法的C語(yǔ)言描述，但C函數(shù)與硬件設(shè)備的映射關(guān)系不可忽視。在回波模擬硬件系統(tǒng)中，可根據(jù)硬件描述語(yǔ)言對(duì)應(yīng)的FPGA實(shí)際工作流程，利用HLS工具對(duì)關(guān)鍵C函數(shù)進(jìn)行流水線（PIPE?LINE）、循環(huán)展開(kāi)（UNROLL）、循環(huán)并行等優(yōu)化。

1）流水線：

流水線優(yōu)化是指在不打破依賴關(guān)系的前提下，令函數(shù)或循環(huán)內(nèi)的多個(gè)操作互相交疊?；夭M算法的主函數(shù)中，有若干計(jì)算量較大的循環(huán)體。而某些循環(huán)體的各次循環(huán)之間沒(méi)有依賴關(guān)系，可使用PIPELINE命令對(duì)其進(jìn)行優(yōu)化，插入預(yù)編譯指令（#pragma HLS PIPELINE），使各次循環(huán)在前后操作時(shí)間上可以重疊，而不是按照C語(yǔ)言的順序執(zhí)行方式依次執(zhí)行。

以慢時(shí)間域某一采樣點(diǎn)的回波生成過(guò)程為例。回波模擬硬件系統(tǒng)依次對(duì)各個(gè)雷達(dá)目標(biāo)進(jìn)行回波模擬，此為第一重循環(huán)；對(duì)各個(gè)快時(shí)間域采樣點(diǎn)，逐個(gè)計(jì)算距離向時(shí)間序列、回波相位等，進(jìn)而生成回波的實(shí)部和虛部，此為第二重循環(huán)。

對(duì)于表1中的多重循環(huán)，如果直接對(duì)最外層循環(huán)使用PIPELINE優(yōu)化指令（如表2中的第一行），會(huì)導(dǎo)致其內(nèi)部的所有循環(huán)被展開(kāi)[12]。這種方法可以有效縮短時(shí)延，但作為代價(jià)資源消耗會(huì)急劇增加，不符合用面積換取效率的合理性。應(yīng)選擇一個(gè)折衷的優(yōu)化策略，即在不占用過(guò)多資源的前提下，盡可能地縮短時(shí)延。

表1　多重循環(huán)代碼示例

表2　HLS工具的PIPELINE優(yōu)化指令

經(jīng)過(guò)分析和嘗試，最終確定的回波模擬算法PIPELINE優(yōu)化策略可以簡(jiǎn)述為：對(duì)第一重循環(huán)不使用流水線優(yōu)化；在第二重循環(huán)中，將計(jì)算距離向時(shí)間序列、回波相位等，與生成回波實(shí)部、虛部的步驟合并，置于同一循環(huán)體中實(shí)現(xiàn)（以上步驟有順序關(guān)系）；再使用PIPELINE指令，使第二重循環(huán)可以在時(shí)間上重疊（如表2中的第二行）當(dāng)前慢時(shí)間域采樣點(diǎn)的距離向時(shí)間序列計(jì)算完畢后，即可進(jìn)行下一采樣點(diǎn)的處理，無(wú)需等待循環(huán)體內(nèi)的操作全部完成、回波數(shù)據(jù)計(jì)算完畢后再進(jìn)行。示意圖如圖2所示。

圖2　PIPELINE優(yōu)化策略示意圖

PIPELINE優(yōu)化前后的綜合（Synthesis）報(bào)告如表3所示。

通過(guò)對(duì)比可明顯看出，延遲（latency）和循環(huán)間隔（interval）的最大值與優(yōu)化前相比減小了3個(gè)數(shù)量級(jí)，極大程度地提高了回波數(shù)據(jù)生成速率，進(jìn)而提升硬件加速比。

2）循環(huán)并行：

對(duì)于同一函數(shù)中兩個(gè)并列的循環(huán)，即使兩循環(huán)沒(méi)有任何依賴關(guān)系，在高層次綜合時(shí)，依然會(huì)按照C函數(shù)的順序執(zhí)行方式，待前一循環(huán)執(zhí)行完畢后，才開(kāi)始下一循環(huán)。而映射到硬件系統(tǒng)后，應(yīng)進(jìn)行適當(dāng)?shù)牟⑿谢园l(fā)揮FPGA的并行處理優(yōu)勢(shì)、加速運(yùn)算過(guò)程。

表3　PIPELINE優(yōu)化前后仿真報(bào)告

回波模擬的C函數(shù)中，回波實(shí)部和虛部的計(jì)算完全可以并行化，但如果在兩個(gè)循環(huán)中分別實(shí)現(xiàn)，即如表4所示。

表4　C函數(shù)中順序執(zhí)行的兩個(gè)并列循環(huán)

則兩循環(huán)會(huì)順序執(zhí)行，即等待回波實(shí)部計(jì)算完畢后，再開(kāi)始虛部的計(jì)算。這會(huì)導(dǎo)致回波的實(shí)部和虛部不能同時(shí)生成，進(jìn)而增加回波模擬的整體時(shí)間。為解決該問(wèn)題，可將這一步驟提取為一個(gè)子函數(shù)，計(jì)算實(shí)部和虛部時(shí)，分別以不同的參數(shù)在頂層C函數(shù)中調(diào)用該子函數(shù)，那么兩個(gè)子函數(shù)可以同時(shí)執(zhí)行了。

2.2.2　硬件設(shè)備接口設(shè)計(jì)

經(jīng)過(guò)高層次綜合后，頂層C函數(shù)的參數(shù)會(huì)映射為硬件設(shè)備的輸入/輸出（Input/Output，I/O）端口。據(jù)此，把需要對(duì)應(yīng)硬件接口的函數(shù)變量，寫入頂層C函數(shù)的輸入、輸出參數(shù)中。

為便于人機(jī)交互，回波模擬硬件加速系統(tǒng)應(yīng)具備與上位機(jī)通信的功能。上位機(jī)可對(duì)回波模擬系統(tǒng)配置SAR系統(tǒng)參數(shù)、控制指令等，回波模擬系統(tǒng)則將生成的回波數(shù)據(jù)回傳至上位機(jī)。因此，頂層C函數(shù)的輸入變量有系統(tǒng)參數(shù)、控制指令等，輸出變量為實(shí)時(shí)生成的SAR回波數(shù)據(jù)。

回波由實(shí)部和虛部構(gòu)成，C語(yǔ)言中無(wú)虛數(shù)表示，所以將回波的實(shí)部和虛部分別存入兩個(gè)單精度浮點(diǎn)（float）型數(shù)組Echorl和Echoim。綜合后，數(shù)組會(huì)映射會(huì)塊隨機(jī)存儲(chǔ)器（block random-access memory，block RAM）端口。

Vivado HLS支持多種通用的頂層函數(shù)I/O協(xié)議，通過(guò)指定頂層函數(shù)參數(shù)的不同I/O協(xié)議，使得回波模擬系統(tǒng)具有靈活的可移植性。以對(duì)接外設(shè)組件互連標(biāo)準(zhǔn)（Peripheral Component Interconnection，PCI）總線的應(yīng)用場(chǎng)景為例，即回波模擬硬件系統(tǒng)通過(guò)PCI總線與上位機(jī)建立通信連接。可采用AXI4總線協(xié)議，即：將頂層函數(shù)的輸入變量端口類型設(shè)置為AXI LITE-Slave，以便上位機(jī)下發(fā)SAR預(yù)置參數(shù)、控制指令等；輸出變量端口類型設(shè)置為AXI STREAM（即axis），生成的回波以數(shù)據(jù)流形式輸出，先經(jīng)過(guò)一級(jí)FIFO緩沖，再與PCI通信部分的AXItoPCI（AXI協(xié)議轉(zhuǎn)為PCI協(xié)議）模塊相連。如圖3所示。

圖3　回波模擬部分與PCI通信部分的端口對(duì)接示意圖

配置頂層函數(shù)I/O協(xié)議時(shí)，除了可在Directive窗口中操作，也可通過(guò)在源代碼中添加預(yù)編譯指令實(shí)現(xiàn)，如：

#pragma HLS INTERFACE axis port=Echorl（將輸出變量Echorl的端口類型設(shè)置為axis）

3　結(jié)果分析與評(píng)估

以Xilinx公司的Kintex-7系列FPGA XC7K325T為硬件加速平臺(tái)，實(shí)時(shí)生成特定場(chǎng)景下的SAR回波數(shù)據(jù)。在Vivado 2015.1中建立工程，調(diào)用Vivado HLS導(dǎo)出的回波模擬知識(shí)產(chǎn)權(quán)（intellectual property，IP）核，并添加其他模塊（時(shí)鐘、復(fù)位、PCI通信等），成后續(xù)的回波模擬硬件系統(tǒng)設(shè)計(jì)工作。

選擇PCI9054芯片實(shí)現(xiàn)硬件平臺(tái)與上位機(jī)的PCI總線通信，該芯片的數(shù)據(jù)位為32位，與SAR回波模擬C函數(shù)的float型輸出變量位寬一致。以3個(gè)點(diǎn)目標(biāo)的機(jī)載SAR回波模擬應(yīng)用場(chǎng)景為例，選取3個(gè)方位向、距離向坐標(biāo)兩兩相同的點(diǎn)目標(biāo)。系統(tǒng)參數(shù)如表5所示。

表5　SAR回波模擬系統(tǒng)參數(shù)

3.1　回波模擬的HLS實(shí)現(xiàn)結(jié)果驗(yàn)證

為驗(yàn)證Vivado HLS中回波模擬模塊的邏輯控制及輸出數(shù)據(jù)的正確性、以便與后續(xù)模塊對(duì)接，在RTL仿真完成后，將生成的回波數(shù)據(jù)導(dǎo)入Matlab平臺(tái)，進(jìn)行對(duì)比驗(yàn)證。

如表5所述的SAR系統(tǒng)中，生成的回波為2048×8192的二維矩陣；共有2048個(gè)方位向采樣點(diǎn)，每個(gè)采樣點(diǎn)的數(shù)據(jù)深度為8192，即距離向采樣點(diǎn)數(shù)為8192。RTL仿真生成的原始回波數(shù)據(jù)實(shí)部及虛部均為32位二進(jìn)制數(shù)，需按照單精度浮點(diǎn)數(shù)的規(guī)律轉(zhuǎn)化為十進(jìn)制有符號(hào)數(shù)。

SAR回波的每個(gè)方位向采樣點(diǎn)數(shù)據(jù)均應(yīng)為線性調(diào)頻信號(hào)（即chirp），在Matlab中繪制其時(shí)域?qū)嵅繄D、時(shí)域相位圖及快速傅里葉變換（Fast Fourier Transformation，F(xiàn)FT）后頻譜的幅度譜（如圖4所示，其中橫軸為距離向采樣點(diǎn)），結(jié)果分別符合chirp信號(hào)的頻率隨時(shí)間線性增加、時(shí)域相位為二次函數(shù)曲線、頻譜的幅度譜為方波的特性。

與相同系統(tǒng)參數(shù)下Matlab生成的原始回波數(shù)據(jù)比較，差值數(shù)量級(jí)為10-7。這與float數(shù)據(jù)類型的機(jī)器精度相符，驗(yàn)證了硬件系統(tǒng)回波模擬結(jié)果的正確性。

3.2　回波模擬的FPGA資源消耗測(cè)試

將回波模擬模塊導(dǎo)出為IP核，生成一個(gè)方位向采樣點(diǎn)的回波數(shù)據(jù)對(duì)FPGA內(nèi)部資源的消耗及時(shí)鐘信息，如表6、表7所示。

圖4　RTL仿真的回波數(shù)據(jù)

表6　回波模擬的FPGA資源消耗

表7　回波模擬的FPGA時(shí)鐘信息

以100 MHz為時(shí)鐘頻率約束條件時(shí)，在XC7K325T FPGA上完成布局、布線后，時(shí)鐘可達(dá)到114.3 MHz。

3.3　回波模擬成像分析及評(píng)估

對(duì)回波模擬硬件系統(tǒng)的回波數(shù)據(jù)進(jìn)行距離-多普勒（Range-Doppler，RD）算法成像[13]，3個(gè)點(diǎn)目標(biāo)的原始回波數(shù)據(jù)經(jīng)二維脈沖壓縮后，在距離向和方位向均壓縮為辛格函數(shù)[14]。圖5（a）為mesh函數(shù)繪制的距離向-方位向坐標(biāo)系下的三維表面網(wǎng)格圖；圖5（b）為地面x-y坐標(biāo)系中3個(gè)點(diǎn)目標(biāo)的二維位置示意圖，從圖中可直接讀出3個(gè)點(diǎn)目標(biāo)的坐標(biāo)位置，與初始設(shè)定值（200，10043）、（40，10043）、（40，10214）基本相符，驗(yàn)證了該SAR回波模擬硬件加速設(shè)計(jì)的正確性。

圖5　3個(gè)點(diǎn)目標(biāo)的回波模擬成像結(jié)果

進(jìn)行成像處理后，繼續(xù)對(duì)點(diǎn)目標(biāo)成像質(zhì)量進(jìn)行評(píng)估[15]。主要有以下指標(biāo)，如表8、表9中所示。

表8　峰值旁瓣比（PSLR）

表9　積分旁瓣比（ISLR）

綜合以上結(jié)果，回波模擬數(shù)據(jù)的實(shí)際值與理論值基本相符，成像結(jié)果通過(guò)了質(zhì)量評(píng)估，證實(shí)了基于HLS的SAR回波模擬硬件加速設(shè)計(jì)具有可靠性和可行性。

3.4　硬件加速比

以表4中的SAR系統(tǒng)參數(shù)為例，測(cè)試回波模擬硬件系統(tǒng)的硬件加速比[16]。所用的軟件計(jì)算平臺(tái)為一臺(tái)搭載 Intel Core i7-4550U CPU（1.5 GHz）的 PC機(jī)，在Matlab中完成SAR回波模擬的仿真。硬件系統(tǒng)選用的FPGA芯片型號(hào)為 Xilinx XC7K325T，在Vivado 2015.1中對(duì)系統(tǒng)進(jìn)行硬件仿真，時(shí)鐘頻率設(shè)置為114 MHz。軟件和硬件的計(jì)算時(shí)間及硬件加速比在表10中列出。

表10　硬件加速比

4　結(jié)論

本文從合成孔徑雷達(dá)對(duì)回波模擬的需求出發(fā)，實(shí)現(xiàn)了基于HLS的SAR回波模擬硬件加速設(shè)計(jì)。在硬件系統(tǒng)設(shè)計(jì)中，選擇了以Xilinx Kintex-7為處理核心的平臺(tái)進(jìn)行硬件加速；并引入高層次綜合技術(shù)，在Vivado HLS中用C語(yǔ)言實(shí)現(xiàn)回波模擬算法，自動(dòng)完成高級(jí)語(yǔ)言到RTL語(yǔ)言的轉(zhuǎn)換。此外，選擇AXI4通信接口協(xié)議，使回波模擬硬件系統(tǒng)具備靈活的可移植性；使用優(yōu)化策略對(duì)算法進(jìn)行調(diào)整，減小延遲時(shí)間，發(fā)揮硬件計(jì)算的并行優(yōu)勢(shì)，進(jìn)一步提高了硬件加速比。

本設(shè)計(jì)可滿足不同體制SAR系統(tǒng)的回波模擬需求，具有穩(wěn)定性和通用性。并驗(yàn)證了高層次綜合技術(shù)在硬件加速領(lǐng)域應(yīng)用的可行性，具有廣闊的發(fā)展前景。在未來(lái)的工作中，將繼續(xù)針對(duì)硬件層面改善算法，彌補(bǔ)高層次綜合的不足，提高FPGA處理效率；研究HLS中時(shí)間延遲與資源占用的關(guān)系，考慮不同硬件設(shè)備的具體應(yīng)用場(chǎng)景，以資源利用最大化為目標(biāo)，縮短模塊功能實(shí)現(xiàn)的耗時(shí)。